JP2009540579A - 自己整合ゲートｊｆｅｔ構造及びその製造方法 - Google Patents

自己整合ゲートｊｆｅｔ構造及びその製造方法 Download PDF

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Abstract

少なくとも半導体層を有する基板に一体化されたＪＦＥＴは、アクティブ領域上にあり且つ第１のポリシリコン（又は、高融点金属又はシリサイド等のその他の導電体）から成るソースコンタクト及びドレインコンタクトと、ソースコンタクト及びドレインコンタクトの頂部を覆う誘電体層の頂面と同一平面になるように研磨された第２のポリシリコンから成る自己整合ゲートコンタクトとを有する。上記誘電体層は好ましくは、研磨停止層として作用する窒化物キャップを有する。一部の実施形態においては、ソースコンタクト及びドレインコンタクトを覆う誘電体層と、当該ＪＦＥＴのアクティブ領域を画成するフィールド酸化物領域との全体が窒化物で覆われる。エピタキシャル成長されたチャネル領域が基板表面に形成される一実施形態も開示される。

Description

本発明は、微細な線幅で構築されるＣＭＯＳ回路におけるプロセス問題を解決可能な、デバイス構造及び非常に微細な線幅でＪＦＥＴトランジスタを製造する方法に関する。
線幅がサブミクロン範囲（現在の線幅は４５ｎｍすなわち０．０４５μｍである）まで順調に狭められるにつれて、ＣＭＯＳ、ＮＭＯＳ及びＰＭＯＳの回路上の全ての構造も、ゲート酸化膜の厚さを含め、縮小されてきている。線幅が狭められると、電圧はパンチスルーを回避するために低下されなければならない。この線幅の狭小化は、より短いゲート長を意味し、より短いゲート長は、より低い電圧でＭＯＳデバイス内の電流を適切に制御し得るように、ゲート酸化膜の厚さも薄くされなければならないということを必要とする。ゲート酸化膜の薄膜化は、スイッチされるべき単位面積当たりのゲートキャパシタンスの増大をもたらす。より微細な幾何学形状は回路密度の増大を意味し、チップを動作させるために必要な電力の全体的な増大をもたらす。また、ゲート酸化膜の薄層化は、ＣＭＯＳ回路及びその他の全てのＭＯＳ回路内での電力消費を増大させるリークの原因となる。リークを生じさせないゲート酸化膜厚さの限界は約３０ｎｍであり、現段階では４５ｎｍの線幅が最新技術となっているが、この限界は１０ｎｍの最小線幅を有する旧来の技術にて使用されていたものである。
１μｍの線幅において、１ｃｍ２の集積回路の消費電力は５Ｗである。線幅が４５ｎｍまで狭められると、同一サイズのチップの消費電力は１０００Ｗまで増大する。これは、適切に冷却されない集積回路を破壊し得るものであり、例えばノート型コンピュータや携帯電話などのポータブル機器では許容できないものである。この消費電力は、使用中でないトランジスタが電力を消費しないように該トランジスタをスリープ状態にさせる回路を必要とするため、設計過程を大いに複雑化する。
接合型電界効果トランジスタの先行技術は、それが最初に報告された１９５０年代までさかのぼる。それ以来、接合型電界効果トランジスタは、例えば、Simon Sze著、「Physics of Semiconductor Devices」及びAndy Grove著、「Physics and Technology of Semiconductor Devices」等の数多くの教科書で取り上げられてきた。接合型電界効果デバイスは、元素半導体及び化合物半導体の双方で報告されている。接合型電界効果トランジスタを用いた数多くの回路が、例えば非特許文献１−５にて報告されている。さらに、非特許文献６が先行技術として引用される。
図１は、ｎチャネルＪＦＥＴの典型的な構造を示している。このＪＦＥＴはｎ型基板８１０に形成されており、ｐウェル領域８１５内に含まれている。ＪＦＥＴのボディは８２０として示されており、ソース領域８３２、チャネル領域８３８及びドレイン領域８３４を含むｎ型拡散領域である。ゲート領域８３６はｐ型であり、基板への拡散によって形成されている。ソース領域、ドレイン領域及びゲート領域へのコンタクトは、それぞれ、８４１、８４２及び８４０で示されている。このＪＦＥＴのクリティカルディメンジョンはゲート長８５５である。これは、最小のコンタクトホール寸法８５０に、ゲート領域がゲートコンタクトを取り囲むことを確実にするのに必要な必須の設計ルール重なりを足し合わせたものによって決定される。ゲート長８５５は８５０より有意に大きい。ＪＦＥＴ構造のこの形状は、チャネル長が最小形状寸法より実質的に大きいので、これらデバイスの性能を制限する。さらに、ゲート拡散８３６の縦方向の側壁８６１及び８６２の、ドレイン領域８３４及びソース領域８３２それぞれに対するキャパシタンスも非常に大きい。ゲート−ドレイン間側壁キャパシタンスはミラーキャパシタンス（これは、当業者に既知の用語である）を形成し、高周波数におけるデバイス性能を大きく制限してしまう。
４５ｎｍ以下の線幅での電力消費の問題を解決するようにＣＭＯＳをＪＦＥＴで置き換えるためには、同等の幾何学形状のＭＯＳトランジスタと比較して非常に小さいゲートキャパシタンスと非常に小さい寄生キャパシタンスとを有するノーマリーオフのＪＦＥＴが必要となる。また、このようなＪＦＥＴデバイスにおいて、チャネルに対する自己整合（セルフアライン）ゲートを有することが望ましい。故に、これらの目標を達成するためにスペーサ酸化物内に自己整合開口をエッチングすることによって、マスクを使用することなしにゲート電極を製造可能であることが望ましい。
線幅の狭小化に伴う従来ＣＭＯＳの電力消費増大問題に対する１つの解法は、ノーマリーオフの接合型電界効果トランジスタすなわちＪＦＥＴである。従来のノーマリーオンのＪＦＥＴは、図１に示すような構造を有する。
ノーマリーオフのＪＦＥＴ構造を図２に示す。この図は、エンハンスメントモードで動作するように設計されたドーピングレベル及び寸法を有するＮチャネルＪＦＥＴの断面を示している。このＪＦＥＴは、基板内に４つの端子領域を有するとともに、基板表面の上方に、対応するコンタクトを有する。基板内の端子領域は、ソース３１（ポリシリコンコンタクト７２の下の拡散領域と、該拡散領域をチャネル領域５０に結合するイオン注入領域とから成る）、ゲート７０、ドレイン４０（ポリシリコンコンタクト７４の下の拡散領域と、該拡散領域をチャネル領域５０に結合するイオン注入領域とから成る）、及びオーミックコンタクト領域６８を有するＰウェル１１である。ソース領域、ドレイン領域、ゲート領域及びＰウェル領域へのコンタクトは、基板コンタクト７１、ソースコンタクト７２、ゲートコンタクト７５及びドレインコンタクト７４であり、典型的にポリシリコンから成る。このＪＦＥＴは図２のシリコン基板１５の一領域に形成されている。ＪＦＥＴは絶縁領域２１によって周囲の半導体から分離されている。絶縁領域２１は、典型的に、シャロー・トレンチ・アイソレーション（以下、ＳＴＩとも称する）フィールド酸化物である。ソース−ドレイン間のチャネルは参照符号５０で示されている。ＮチャネルＪＦＥＴの場合、ソース領域３１及びドレイン領域４０は、（例えばリン、砒素又はアンチモン等のＮ型ドナー不純物で高濃度にドープされた）Ｎ＋領域である。Ｐウェル１１は、例えばボロン又はインジウム等のＰ型アクセプタ不純物でＰ型にドープされている。Ｐウェルへのコンタクトは、Ｐ型に高濃度にドープされたポリコンタクト７１によって形成され、ゲート形成のための押し込み（ドライブイン）プロセス中の拡散により、図示のようにフィールド酸化物領域２１によって、オーミックコンタクトとＰウェルコンタクトとして作用するＰ＋領域６８とを形成する。フィールド酸化物領域は、オーミックコンタクト６８からチャネル領域５０の下方のＰウェル部分１１までの導電経路を遮断しないよう、Ｐウェルの深さを超えて基板接合８７まで延在してはならない。チャネルは、Ｎ型に低濃度にドープされた狭い領域５０である。ゲートは、Ｎ型チャネル内に形成された非常に浅い（典型的に１０ｎｍ）Ｐ型領域であり、例えば、上に位置する高濃度のＰ＋ドープトポリシリコン７５からのドーパントの拡散、又はイオン注入などの方法によって形成される。ゲート７０及びチャネル５０を通る位置での表面からの様々な深さにおけるトランジスタのドーピングプロファイルを図３に示す。ゲート７０を形成するためのドライブインプロセス、及びチャネル５０を形成するためのイオン注入は何れも重要である。何故なら、これらの領域の深さ及びドーピングは、ソースに対してゲート及びウェルに０（ゼロ）Ｖの外部バイアスを印加した時に形成されるゲート−チャネル接合の空乏層とチャネル−Ｐウェル接合の空乏層とが接触してピンチオフを生じさせるように、制御されなければならないためである。曲線８１は典型的なゲートドーピングプロファイルであるが、ゲートは非常に浅く、点８５は典型的に基板表面から約１０ｎｍに過ぎない。この要件は本発明が解決しようとする課題に対する解法の重要部分である。曲線８２、８３及び８４は、それぞれ、チャネル５０、Ｐウェル１１及び基板のバルク領域１５のドーピングプロファイルを表している。ゲート−チャネル接合の深さは点８５に位置する。チャネル−Ｐウェル接合の深さは点８６に位置し、典型的に基板表面から４０ｎｍに過ぎない。ウェル−基板接合の深さは参照符号８７で示される。各接合は、その接合がゼロのバイアスを有するときであっても、その接合の何れかの側に空乏領域を有する。
先に触れたように、ノーマリーオフすなわちエンハンスメントモードのＪＦＥＴを設計する際に重要なことは、ゲート−チャネル接合８５を囲む空乏領域が、チャネル−ウェル接合８６（又は、図５Ｃ及び１５の実施形態の場合には、チャネル−基板接合８６）を囲む空乏領域の境界まで下方に十分に大きくなるように設計することである。これは、ゲートバイアスが０Ｖであるときに電流をピンチオフし、エンハンスメントモードのデバイスを作り出す。各接合の周りの空乏領域はゼロバイアスで一定の幅を有する。ＰＮ接合の上方及び下方に空乏領域がどれだけ広がるかは、その接合の上方及び下方の半導体の相対的なドーピング濃度に依存する。ピンチオフが起こるよう、接合８５及び８６の何れか側の領域のドーピング濃度と、ゲート及びチャネル領域の大きさとが調整される。
図４は、ゲート及びチャネル領域の拡大図であり、従来のノーマリーオンのＪＦＥＴにおけるゲート−チャネル接合８５の周りの空乏領域の境界９０及び９１を示している。チャネル−ウェル接合８６の周りの空乏領域は、上側の境界９２及び下側の境界９４によって示されている。チャネル領域５０内の境界９１はチャネル−ウェル接合８６の周りの空乏領域の上側境界９２とほぼ同じ位置にあるが、一致してはいないためピンチオフは起こらず、電流が中性領域を流れる。ゲート、チャネル及びウェル領域のドーピングと接合深さとが、この図４に示した条件を生じさせるようにされるとき、そのようなデバイスはノーマリーオン又はディプレッションモードのデバイスと呼ばれる。ピンチオフを生じさせることによって、すなわち、空乏領域境界９１が空乏領域境界９２に接触する条件を生じさせることによってソースからドレインへの電流の流れをターンオフするために、幾らかのゲートバイアスを要するからである。逆に、ゲート、チャネル及びウェル領域のドーピングと接合深さとが、遙かに小さい正ゲートバイアス又はゼロゲートバイアスでピンチオフを生じさせるように制御されると、そのようなデバイスはノーマリーオフ又はエンハンスメントモードのデバイスと呼ばれる。より具体的には、ＪＦＥＴにおいては、ゲート領域のドーピングに対するチャネル領域のドーピングと、チャネル−Ｐウェル接合に対するゲート−チャネル接合８５の相対的な深さと、接合８６の下方の半導体のドーピングとの全てが、ゼロゲートバイアス又は１Ｖ未満のゲートバイアスで境界９１が境界９２に接触するように制御され得る。これはピンチオフを生じさせ、非常に小さい電流がソース３１からドレイン４０にチャネル５０を介して流れる。空乏領域の幅を狭めるようにゲート−チャネル接合に正バイアスが印加されるとき、デバイスはピンチオフから脱し、ソース−ドレイン間の導通が可能になる。
図２のＪＦＥＴは、ソース上の部分及びドレイン上の部分がＮ＋にドープされ且つゲート上の部分及びＰウェルコンタクト上の部分がＰ＋にドープされ得るように単一のポリシリコン層をドーピングするために、２つの別個のマスクを必要とする。形状寸法が小さくなるにつれ、異なるマスク層によって作り出される形状群の位置合わせが困難になり、設計ルールの許容値が貴重なチップ面積を食い尽くしてしまう。デバイス面積を縮小するように自己整合ゲートコンタクトを用いて両（デュアル）導電性の半導電層の堆積を行うことによって、ＪＦＥＴの面積を縮小することが望ましい。ソース及びドレインのコンタクトを形成するための第１の導電層はポリシリコンである必要はなく、金属であってもよいが、以下では、このプロセスを“デュアルポリ”プロセスと呼ぶ。デュアルポリ・バイポーラデバイスは既知であり、デュアルポリ構築を行う方法についての知識が数多く存在する。しかしながら、本出願人の知る限り、デュアルポリＪＦＥＴの集積プロセスは存在していない。
故に、低い寄生キャパシタンスを有するＪＦＥＴを製造する方法であって、自己整合ゲートコンタクトの形成をもたらすようにポリシリコン処理のプロセスに必要なマスク数を削減する方法が望まれる。
Nanver、Goudena著、「Design Considerations for Integrated High-Frequency P-Channel JFET's」、IEEE Transactions Electron Devices、第35巻、第11号、1988年、p.1924-1933 Ozawa著、「Electrical Properties of a Triode Like Silicon Vertical Channel JFET」、IEEE Transcations Electron Devices、第ED-27巻、第11号、1980年、p.2115-2123 H.Takanagi、G.Kano著、「Complementary JFET Negative-Resistance Devices」、IEEE Journal of Solid State Circuits、第SC-10巻、第6号、1975年12月、p.509-515 A.Hamade、J.Albarran著、「A JFET/Bipolar Eight-Channel Analog Multiplexer」、IEEE Journal of Solid State Circuits、第SC-16巻、第6号、1978年12月 K.Lehovec、R.Zuleeg著、「Analysis of GaAs FET's for Integrated Logic」、IEEE Transaction on Electron Devices、第ED-27巻、第6号、1980年6月 R.Zuleeg著、「Complementary GaAs Logic」、1985年8月4日
本発明に係る教示は、自己整合ゲートコンタクトを有するＪＥＦＴを製造する方法を提供する。
上記課題は、ソースコンタクト及びドレインコンタクトの周りのスペーサ酸化物の形成によって形成された開口内に堆積された第２のポリシリコン層（ソースコンタクト及びドレインコンタクトを成すこの第１の層はポリシリコンでなくてもよく、その他の導電体としてもよい）からゲートコンタクトを形成することによって達成される。この開口は、アクティブ領域のうちのＪＦＥＴのソース領域となる部分とドレイン領域となる部分との間の部分を露出させる。この構築形態は、ゲートマスクをソース及びドレインのマスクに位置整合させる際のリソグラフィ問題を排除する。ソースコンタクト及びドレインコンタクトの上のスペーサ絶縁体の頂部の窒化物層が、研磨停止層として作用する。フィールド酸化物を覆う窒化物層が、デバイスを動作不能にし得るオーバーエッチングを防止する。
図５Ａは、本発明の一実施形態に従った完成後のＪＦＥＴの平面図を示している。ソースコンタクト１００は好ましくは第１のポリシリコン（以下、ポリとも称する）から成るが、何らかの高融点金属、シリサイド、又は、ポリシリコン、シリサイド及び高融点金属の組み合わせから成ってもよい。同じことがドレインコンタクト１０２にもあてはまる。請求項においてスペーサ誘電体構造と称する絶縁スペーサ１２８は、典型的には二酸化シリコンであり、ソース及びドレインのコンタクトを、“第２”ポリから成る自己整合ゲートコンタクト１０６から分離している（第２ポリは、ドープト半導体であろうと導電体であろうとゲートコンタクトを形成するために使用されるものを意味し、ソース及びドレインのコンタクトが第１ポリで形成されることも要求しない）。
スペーサ誘電体構造１２８はまた、例えば二酸化シリコン及び窒化シリコン（Ｓｉ３Ｎ４）等の複数の誘電体層から成っていてもよく、この用語は請求項中においてもそのように解釈されるべきである。四角形１０８は、典型的にシャロー・トレンチ・アイソレーション二酸化シリコンである絶縁材料のフィールド領域によって電気的に分離された、基板内のアクティブ領域を表している。請求項中の用語“フィールド領域”は、アクティブ領域を画成するように基板内に形成された如何なる絶縁層をも意味し、必ずしも、二酸化シリコンである必要はない。シャロー・トレンチ・アイソレーションはＬＯＣＯＳよりも容易に非常に微細なアクティブ領域を形成することができる点で好ましい。
ゲートコンタクト１０６及びウェルコンタクト（もし、使用されるのであれば）は、第２のポリシリコン層から形成される。
図５Ｂは、ＪＦＥＴの典型的な他のレイアウトを示している。ソースコンタクト、ドレインコンタクト、ゲートコンタクト及びアクティブ領域には、図５Ａにおいてと同一の参照符号を付している。
図５Ｃは、アクティブ領域を通る図５Ａの直線Ａ−Ａ’に沿ってとられた、本発明の好適実施形態に従った完成後のＪＦＥＴの断面図を示している。ウェルコンタクトは、常にあり且つ図５Ｄに示しており、当業者に理解されるものであるため示していない。フィールド酸化物領域１１０は、Ｐウェルアクティブ領域１０８を包囲・画成しており、ＰウェルをＮ型シリコン基板１１２に一体化された隣接構造から電気的に分離している。一部の実施形態において、基板は、頂部に単結晶半導体層が形成された絶縁基板としてもよい。そのような半導体層は、その後、適切にドープされることができる。以下では、特に断らない限り、基板への言及はこれらの何れの形態についても言及するものとして理解されるべきである。
フィールド酸化物１１０は、シャロー・トレンチ・アイソレーションとして当業者に知られたプロセスによって形成されている。Ｐウェル１０８は横方向に延在しており、フィールド酸化物は、図５Ｄに示すように、Ｐウェルの第２の分離領域１０９を形成する。第２の分離領域１０９は表面まで延在し、その上には導電性のコンタクト構造１１１が形成される。典型的なウェルコンタクト構造は図２に示してある。図２では、コンタクト７１はバックゲートコンタクトであり、Ｎチャネルデバイスの場合はＰ＋ドープトポリで形成される。図５Ｄのデバイスは、何れもポリシリコンから成り且つ窒化物層１６２を被せられた酸化物層１４４で頂部を覆われたソース、ドレイン及びゲートのコンタクトを示している。
ソースコンタクト１０２及びドレインコンタクト１００は好ましくはＰ＋型にドープされた第１ポリシリコンであるが、ＮチャネルデバイスではＮ型不純物、ＰチャネルデバイスではＰ型不純物を注入されたシリサイド又は高融点金属であってもよい。請求項及びこの詳細な説明全体を通じて、イオン注入工程は、注入イオンを被注入材料中に一層均一に分布させるためのイオン注入の最中又は後のアニール工程を含むとして理解されるべきである。請求項において、“高濃度レベルに”という表現は、当業者に理解されるように、典型的に１Ｅ１８−１Ｅ２１の不純物濃度レベルであるＰ＋又はＮ＋（Ｐチャネルデバイス又はＮチャネルデバイスの何れが製造されるかに依存する）のレベルを意味するとして理解されるべきである。
これらの注入されたドーパント不純物は、高温ドライブイン工程にて、下に位置するＰウェル１０８の半導体内に押し込まれ、ソース領域１１８及びドレイン領域１２０を形成する。イオン注入後に用いられるアニール工程及び高温ドライブイン工程は、別々の工程であってもよいし、１つの工程へと組み合わされてもよい。Ｎ型チャネル領域１２２は、前もって、イオン注入によって形成されている。Ｐ＋ゲート領域１２４は、チャネル領域上に形成されたＰ＋型にドープされた第２ポリシリコンのコンタクト１０６から、チャネル領域１２２内に不純物を押し込むことによって、浅い接合１２６を有するように形成されている。斜線でハッチングした領域１２８は、例えば二酸化シリコン等の絶縁材料であり、自己整合ゲートコンタクト１０６をソースコンタクト１０２及びドレインコンタクト１００から分離するスペーサ誘電体構造として機能する。このスペーサ誘電体構造と、ゲートコンタクト用にエッチングされた開口内に該スペーサ誘電体構造を形成するプロセスとを使用するにより、ゲートコンタクトは自己整合になる。ソース、ドレイン及びゲートのコンタクトを形成するために必要なマスクは１つのみであり、ゲートコンタクトは自己整合である。この１つのマスクは、ソースコンタクト及びドレインコンタクトを画成するために、典型的にポリシリコンである第１の導電層をエッチングする位置を定める。それにより、アクティブ領域の上方に、ゲートコンタクトが形成され得る開口が残される。そして、この開口内に、スペーサ酸化物が後述のプロセスにて形成され、スペーサ酸化物の形成により、ソースコンタクトとドレインコンタクトとの間のアクティブ領域の表面に達し、それを露出させる開口が残される。そして、この開口はポリシリコンで充填され、このポリはゲートコンタクトを形成するようにドープされる。故に、ソース、ドレイン及びゲートのコンタクトの全てを形成することには１つのマスクのみが必要とされ、ゲートコンタクトホールをエッチングすることにマスクは必要でないので、ゲートコンタクトは自己整合される。仮にこのようなマスクが使用されなかった場合、ゲートコンタクトはソース及びドレインのコンタクトを形成するために先に使用されたマスクを用いてアライメントされなければならなかったため、位置不整合エラーが発生し、位置不整合エラーに対する設計ルールマージンの使用を必要としていた。これは、トランジスタのサイズを増大させ、トランジスタを低速なものにすると同時にチップ面積を増大させていた。
好適な実施形態においては、上述の絶縁材料の上面に、後に行われる第２のポリから余分なポリを除去するための研磨工程が上述の絶縁材料の全てを研磨してソース及びドレインのコンタクトを損傷させることを防止する研磨停止層として作用するよう、窒化物の層が形成される。ＪＦＥＴに関する図５Ｃ及び５Ｄの構造における新しい点は、先ずソースコンタクト１０２及びドレインコンタクト１００が第１の導電層堆積によって構築され、その後、スペーサ絶縁体１２８が形成され、それに続いて、ポリシリコンである第２の導電層が堆積されることである。その結果、自己整合ゲートが得られ、使用するマスクが少なくなる。一部の実施形態において、第２の導電層の堆積の前に、スペーサ絶縁体層の頂部に窒化物の層が形成される。他の実施形態において、スペーサ酸化物層がエッチングされるときにフィールド酸化物をオーバーエッチングから保護するように、フィールド酸化物（典型的にＳＴＩ）の頂面に窒化物の層が形成される。
構築プロセス
図６を参照するに、アクティブ領域を画成した後の準備段階におけるＪＦＥＴの断面図が示されている。プロセスは、典型的に、典型的に１０Ω・ｃｍの抵抗率になるようにドープされた＜１００＞Ｎ−ドープトシリコン半導体基板から開始する。しかしながら、他の実施形態においては、その他の抵抗率、半導体型及び結晶方位も許容される。基板内に絶縁材料を形成することによってフィールド領域１１０を形成し、それにより、ＪＦＥＴ構造が形成されることになるアクティブ領域１３０（Ｐウェル１０８に一致する）を画成する。この好適な実施形態において、フィールド領域１１０は、線幅が４５ｎｍのデバイスにおいて約１０００Åから１μｍの厚さを有する二酸化シリコンの領域を形成するシャロー・トレンチ・アイソレーション酸化によって形成される。シャロー・トレンチ・アイソレーションはＬＯＣＯＳ酸化より好ましい。コーナー部１３２及び１３４が、ＬＯＣＯＳによって生成されるバーズビーク構造の場合よりシャープとなり、より小さいデバイス構造が形成され得るからである。バーズビーク構造は典型的に、マスク端を超えて０．１μｍだけアクティブ領域側に延在した酸化物を有する。従って、ＬＯＣＯＳフィールド酸化プロセスにおいては、０．２μｍ幅のアクティブ領域を画成するマスクはアクティブ領域を信頼性高く形成することが不可能であり、微細なデバイスを製造することができない。ここで説明するプロセスは単体のデバイスを形成するためのものである。近接したＰチャネルデバイス及びＮチャネルデバイスを有するインバータが形成される場合、これらのデバイスは互いに電気的に分離されなければならない。そのような場合、Ｎチャネルデバイスが形成されることになるアクティブ領域内にＰウェルを形成し、Ｐチャネルデバイスが形成されるべき別のアクティブ領域にＮウェルを形成するため、イオン注入を行う。各Ｐウェル又はＮウェルは基板表面に該ウェルへのコンタクトを有し、Ｎチャネルデバイスのアクティブ領域からＰチャネルデバイスのアクティブ領域への導通、及びその逆の導通を排除するよう、ウェル−基板接合を逆バイアスすることができる。図２１は、相補型の自己整合ＪＦＥＴを分離する２つの異なるウェル構造を示している。ＮチャネルＪＦＥＴ２００は、表面コンタクト２０４を有するＰウェル２０２内に構築される。ＰチャネルＪＦＥＴ２０６は、表面コンタクト２１０を有するＮウェル２０８内に構築される。表面コンタクト２０４及び２１０は、これら２つのデバイスを分離するために、それぞれ、バックゲート２１４及び２１２を逆バイアスするために使用され得る。三重ウェル構造が全体として２１６で示されている。この構造においては、基板２２４内に形成されたＮウェル２２２に包囲されたＰウェル２２０内の第１のアクティブ領域（ＳＴＩ領域２２１及び２２３によって画成されている）内に、自己整合ゲート型ＮチャネルＪＦＥＴ２１８が構築される。このＰウェルは表面コンタクト２２６を有する。やはりＮウェル２２２で包囲されたＮウェル内に、自己整合ゲート型ＰチャネルＪＦＥＴ２２８が構築される。請求項において、表現“自己整合ゲート型ＮチャネルＪＦＥＴ”は、エンハンスメントモード又はディプレッションモードの何れであっても、Ｎチャネルデバイスとしてドープされたここで規定する如何なる好適な或いは代替的なＪＦＥＴ構造の実施形態をも意味する。同様に、表現“自己整合ゲート型ＰチャネルＪＦＥＴ”は、エンハンスメントモード又はディプレッションモードの何れであっても、Ｐチャネルデバイスとしてドープされたここで規定する如何なる好適な或いは代替的なＪＦＥＴ構造の実施形態をも意味する。
図７は、“第１ポリ”堆積後の中間段階におけるデバイスの断面図を示している。第１の導電性材料層１３６には、例えば高融点金属又はシリサイド等のその他の導電体を使用することができるが、好適な実施形態においては、層１３６は、好ましくは２０ｎｍから０．５μｍの厚さのポリシリコン（ポリ）層である。請求項において、第１の導電性材料という用語は、この第１のポリ層及び高融点金属若しくはシリサイドを意味するとして理解されるべきである。この第１ポリ層は、ドーピングの後、後に形成されるソース及びドレインのコンタクトをなす導電性材料である。この第１ポリ層のドーピングは、好ましくはイオン注入であるが、例えばプラズマ浸漬ドーピング、熱拡散及び同様のプロセス等、層１３６をドーピングするためのその他の方法も使用され得る。請求項において、この第１の導電性材料層をドーピングする工程は、該層が堆積時あるいは最初の形成時に導電性のあまり高くないものである場合、第１の導電性材料層の導電性を高める如何なる手法にも及ぶものと解釈されるべきである。使用する具体的なドーパント材料は、構築されるデバイスがＮチャネルデバイス又はＰチャネルデバイスの何れであるかに依存する。例示したプロセスはＮチャネルデバイス用であるので、Ｎ型不純物が矢印１３８によって表されるように注入される。典型的に、ポリシリコン内のドーパント分布の均一性を高めるため、ポリ内の２つの異なる深さにドーピングピークが得られるよう、相対的に低エネルギーの１つと高エネルギーの１つとの多重イオン注入を行う。例えば、第１ポリ層が５０ｎｍの厚さであるとすると、一方のイオン注入は表面１４０の上方約２０ｎｍの深さに濃度ピークを有するように設定されたエネルギーを有し、他方は表面１４２の下方約１０ｎｍの深さに濃度ピークを有するように設定されたエネルギーを有する。この好適実施形態において、プロセスのこの時点では、ポリ内の注入不純物を再分布させるためのアニール工程は行わない。代替的な一実施形態においては、この時点で低温アニールを行う。請求項において、第１の導電層を堆積し且つ該層にドーピングを行う工程は、何らかの時点でのアニール工程を含むものとして理解されるべきであり、このアニール工程は、ゲート領域を形成するための、そして第１の導電層にドープトポリシリコンが用いられる場合には恐らくはソース領域及びドレイン領域を形成するための、高温ドライブイン工程に一体化されてもよい。ソース領域及びドレイン領域を形成する工程は、第１ポリ層から成るソース及びドレインのコンタクトから不純物を押し込むための高温拡散を含むものとして理解されるべきである。ソースコンタクト及びドレインコンタクトが高融点金属又はポリシリコン頂部のシリサイドで形成される場合、ソース及びドレインの領域は、ソース及びドレインのコンタクトの形成及びアニール工程の前又は後に、イオン注入によって形成される。代替的な一実施形態においては、ソース及びドレインのイオン注入領域を定めるためにマスキング工程を用いる。
図８は、第１の導電層１３６上に第１の誘電体層１４４が堆積された後の構造の断面図を示している。この誘電体層１４４は、二酸化シリコン、窒化物、低誘電率の二酸化シリコン又はその他の誘電体とし得る。層１４４は、上述の様々な誘電体の複数の層を有することも可能である。この誘電体層の典型的な厚さは１０ｎｍから５００ｎｍである。この層は、ソースコンタクト及びドレインコンタクトの頂部を第２ポリから絶縁する絶縁体として機能するとともに、例えば金属配線などの、上方に位置する如何なる導電性構造からも干渉を受けることなく、ソースコンタクト及びドレインコンタクトを形成する柔軟性をもたらす絶縁体として機能する。代替的な一実施形態においては、誘電体層１４４は、研磨停止層として作用する薄い窒化物層１６２が頂部に形成された酸化物層から成る。この薄い窒化物層１６２は破線で示されている。ソースコンタクト及びドレインコンタクトを分離するための後述のエッチングの後、この窒化物層はソースコンタクト上の窒化物キャップ層１６４及びドレインコンタクト上の窒化物キャップ層１６２と称されることになる。窒化物層１６２及び１６４はまた、アクティブ領域の外側のフィールド酸化物領域上のポリシリコン層１３６を覆う。これは、後に、ソースコンタクト及びドレインコンタクトの周りにスペーサ誘電体構造を形成し、アクティブ領域への開口を露出させるためのエッチング工程中に、フィールド酸化物がアクティブ領域の外側で切り込まれることを防止するために必要である。この窒化物層がない場合、これらのスペーサを形成するためのエッチングは、図１４の領域２００において、基板表面より低い高さまでフィールド酸化物をエッチングし、ゲートポリシリコンとウェルとを短絡させてしまうことになる。故に、ゲートがバイアスされるとき、Ｐウェルも望まれずしてバイアスされる。従って、図１５のスペーサ誘電体構造１２８が形成されるとき、何らかの方法で、フィールド酸化物がエッチングされることを防止する必要がある。
図９は、除去されるべき第１ポリシリコン１００及び対応する誘電体層の領域を露出させるフォトレジスト層１４６をマスキングし、プラズマエッチング又は好適プロセスによってチャネル領域が形成されるべき領域１４０を露出させた後の構造を示す断面図である。このフォトリソグラフィ及びエッチングの工程は、ソースコンタクト１０２及びドレインコンタクト１００の大きさ及び形状を規定する。マスキング後、露出された酸化物又はその他の絶縁体１４４と、チャネル領域１４０及びフィールド領域上の第１の導電層１３６の部分とをエッチング工程によって除去する。代替的な一実施形態において、このフォトレジストをウェハから除去し、該ウェハを、ドーパントをシリコンの表面付近の導電層１０２及び１００内に拡散させ、それぞれ、ソース領域１１８及びドレイン領域１２０を形成するように該シリコンをドーピングするための熱サイクルにかける。そして、ＮチャネルデバイスではＮ型、ＰチャネルデバイスではＰ型にチャネル領域をドーピングするための１又は複数のイオン注入によって、チャネル領域１２２を形成する。必要に応じて、ウェルバイアスによってＪＦＥＴのドレイン電流の一層大きい制御を実現するため、ＮチャネルデバイスでがＰ＋型の第２のイオン注入を行い、図１０のチャネル１２２の直下にＰ＋領域１５６を形成する。イオン注入の後、ウェハからレジスト層１４６を除去する。そして、上に位置するソースコンタクト及びドレインコンタクト内のドーパント不純物が基板内に拡散してソース領域１１８及びドレイン領域１２０が形成されるよう、熱押し込みベークを行う。上記のＰ＋ウェル注入はチャネル注入の前又は後の何れに行ってもよく、Ｐ型不純物のほとんどを接合１５４の下方に置くように約１ｋｅＶから２００ｋｅＶのエネルギーレベルの１又は複数のイオン注入にて、典型的にボロン又はＢＦ２を注入する。請求項において、用語“所定のドーピングレベル及び接合深さ”は、所望のエンハンスメントモード型又はディプレッションモード型のＪＦＥＴデバイスを実現することに適したドーピング不純物濃度及び接合深さを意味する。エンハンスメントモード型デバイスが所望される場合、ゲート領域のＰ＋濃度（ＰチャネルＪＦＥＴの場合、Ｎ＋濃度）とチャネル領域及びウェル領域の不純物濃度とは、十分に高い濃度となるように制御され、ゲート−チャネル接合及びチャネル−ウェル接合の接合深さは、ゼロゲートバイアスで空乏領域が結合してピンチオフを生じさせるように制御される。ディプレッションモード型デバイスが構築される場合には、上述と同一の要素群が、幾分高い所望ゲートバイアスレベルでピンチオフを達成するように制御される。
第１ポリシリコン層１３６は、それをソースコンタクト及びドレインコンタクトに使用するため、且つソース領域及びドレイン領域を形成するようにアクティブ領域内に十分な不純物を押し込むため、図に示したイオン注入によって高濃度にドープされている。ドーパント濃度は、第１ポリ層１３６内で、１０１８ｃｍ−３から１０２１ｃｍ−３の範囲内となるように設定される。ドライブインの後、ソース領域１１８及びドレイン領域１２０内のドーパント濃度もまた１０１８ｃｍ−３から１０２１ｃｍ−３である。ドライブイン工程の時間及び温度は、ソース−ウェル接合１５０及びドレイン−ウェル接合１５２の接合深さが、基板の頂面１４０から下方に１ｎｍから１５０ｎｍの何処かになるように制御される。
図１０は、砒素又はその他のＮ型導電率増強不純物を用いてアクティブ領域内のチャネル領域１２２をＮ型にイオン注入し、且つ熱的にドライブインした後の構造を示す断面図である。この好適実施形態において、２以上のチャネル注入を１０１１ｃｍ−２から１０１４ｃｍ−２のドーズ量、且つ５００ｅＶから５０ｋｅＶの注入エネルギーで行う。注入エネルギーは、チャネル−ウェル接合１５４の接合深さが表面１４０の下方５ｎｍから２００ｎｍになるように制御される。この好適実施形態において、イオン注入のドーズ量及びエネルギーは、構築されるデバイスがエンハンスメントモード型デバイスである場合、接合１５４の上の空乏領域部分（図示せず）が該接合の正バイアス時に、後に形成されるゲート−チャネル接合の下に延在する空乏領域部分（図示せず）に接触し、正ゲートバイアスでのピンチオフを達成するような不純物濃度が得られる接合１５４の深さとなるように調整されなければならない。
図１１は、チャネル注入の前にポリのソースコンタクト及びドレインコンタクトの側壁に薄い酸化物層１０１及び９９が形成される代替的なプロセスの一実施形態における、チャネル注入段階の断面図である。これは、ポリシリコンのソースコンタクト及びドレインコンタクト内のドーパントが、第１の導電層のドライブイン工程中に放出されてアクティブ領域の表面に堆積されることを防止するために行われる。この薄い二酸化シリコン層は、チャネル注入後の急速熱アニール（ＲＴＡ）工程における短い酸素リッチサイクルを用いて、あるいは、熱拡散によってソースコンタクト及びドレインコンタクトからの不純物を下に位置するアクティブ領域内に侵入させてソース領域及びドレイン領域を形成するための熱的ドライブインの間に、熱成長される。
図１２は、ソースコンタクト１０２及びドレインコンタクト１００の頂部の酸化物１４４の上に、それぞれ、窒化物キャップ１６４及び１６２を有するソースコンタクト及びドレインコンタクトを覆うように第２の誘電体層１６０を形成した後の構造の一実施形態を示す断面図である。誘電体層１６０をウェハの頂部に堆積する。この誘電体層は低誘電率誘電体又は窒化物の層を有する。この誘電体層はウェハ全体を覆うように等方的に堆積される。
図１３は、ウェハ処理中の好適実施形態の断面図であり、ウェハ全体を覆うように等方的に堆積された薄い窒化物層１６４を示している。代替的に一実施形態においては、この層１６４は、非常に薄い酸化物層とその頂部の薄い窒化物層とを有する。以下、この積層体も薄い窒化物層１６４として参照する。窒化物層の厚さは１０ｎｍと２００ｎｍとの間である。この窒化物の堆積に続いて、例えば二酸化シリコン等の絶縁材料の層１６０がウェハ上に堆積される。酸化物層に代えて、低誘電率絶縁材料が堆積されてもよい。層１７６の厚さは、開口１４０の形状サイズに応じて異なる。層１７６の最小厚さは、この層を挟んで堆積される２つのポリシリコン層間の完全な絶縁を維持しなければならないことを考慮して決定される。
図１３の領域１６６内のアクティブ領域（図１４に輪郭を１８２で示す）を覆う窒化物は、第２ポリシリコンの堆積前に、アクティブ領域上で選択的に除去される。これを行うことにより、ゲートコンタクトポリからのドーパント不純物が、下に位置する基板内に拡散され、図５Ｃのゲート領域１２４が形成されるとともに、ウェルへの低抵抗コンタクトが形成される。
図１５は、窒化物層１６２及び１６４がソースコンタクト及びドレインコンタクトの頂部にのみ形成された図１２の構造から始めて、第２の誘電体層１６０をエッチングした後の構造を示す断面図である。この実施形態においては、第２の誘電体層１６０は、スペーサの形成中にフィールド酸化物がエッチングされることを回避するためにウェハ全体上に形成された、窒化物又は低誘電率の二酸化シリコンである。異方性エッチングにより、ソースコンタクト１０２及びドレインコンタクト１００上の第２の誘電体層の水平部分を除去し、アクティブ領域上の第２の誘電体層の水平部分を、基板表面及びチャネル領域１２２を露出させるように除去し、且つフィールド酸化物上の第２の誘電体層の水平部分を、フィールド酸化物をエッチングすることなく除去する。この異方性エッチングは、ソースコンタクト及びドレインコンタクトの側壁を覆うスペーサ誘電体部分１２８を残存させる。スペーサ誘電体部分１２８は、ソースコンタクト及びドレインコンタクトを、次に堆積されるゲートポリシリコンから絶縁する。
窒化物キャップ１６２及び１６４の目的は、スペーサ誘電体層１６０がスペーサを形成するようにエッチングされる時に、ソースコンタクト及びドレインコンタクトの各々の頂部の絶縁層１４４がエッチングされることを防止するエッチング停止層として作用することである。第１の誘電体層１４４は、ソースコンタクト及びドレインコンタクトの頂部に残存して、これらのコンタクトの頂部がスペーサ誘電体層１６０のエッチングにて露出されることを防止しなければならない。このエッチング中にソースコンタクト及びドレインコンタクトの頂部が露出される場合、その構造上に第２ポリシリコン層が堆積されたときに短絡が生じる。誘電体層１４４が窒化物である場合、窒化物キャップ層１６２及び１６４は不要である。誘電体層１４４が酸化物である場合には、図１３に示すようにソースコンタクト及びドレインコンタクトの全面（頂部及び側壁）を覆う窒化物層とまでいかなくても、少なくとも窒化物キャップ１６４及び１６２を有しなければならない。この特定の実施形態において、請求項において第２誘電体と称する第２の誘電体層１６０は、好ましくは窒化物である。何故なら、この実施形態においては、フィールド酸化物を保護する別個の層が存在しないため、層１６０は、スペーサ誘電体構造を形成するようにエッチングされるときにフィールド酸化物が層１６０とともにエッチングされることを防止するために窒化物でなければならないからである。第２の誘電体層１６０が通常の酸化物から成る場合、図５Ｃ及び５Ｄのスペーサ１２８を形成するようにエッチングされる時、図５Ａのスペーサ誘電体構造１２８の外側のフィールド酸化物のオーバーエッチングをもたらし得る。これは、ウェハプロセス中に第２ポリシリコンを堆積することによってゲートが形成された時、ゲートとウェルとの短絡を引き起こし得る。低誘電率酸化物のエッチングは選択性を有し、フィールド酸化物の位置で停止するため、第２の誘電体層１６０の一部の実施形態においては低誘電率酸化物が使用され得る。請求項における第２の誘電体層という用語は、これら全ての可能性に及ぶものとして解釈されるべきである。好適実施形態においては、第１の導電層のソースコンタクト１０２及びドレインコンタクト１００と、第２の導電層すなわち第２ポリ（この構築段階では未だ示されていない）との間の更なる分離を提供するよう、比較的厚い誘電体層１４４が必要とされ得る。
図１６は、窒化物層がウェハ全体に形成された図１３の構造から始めて、第２の絶縁層１６０をエッチングした後の構造を示す断面図である。ソースコンタクト及びドレインコンタクトの周囲のスペーサ誘電体１２８は、第２の酸化物層を異方性エッチングして全ての水平部分を除去することによって形成される。それにより、第２の酸化物層の水平部分は、ソースコンタクト１０２及びドレインコンタクト１００の頂部の窒化物層１６２及び１６４まで、あるいは、フィールド酸化物及びアクティブ領域を覆う窒化物層まで、下方に向かって除去される。その後、アクティブ領域上の窒化物を除去して基板表面及びチャネル領域を露出させるため、窒化物のエッチングを行う。
好適種類の実施形態の検討に戻るに、図１４は、ソースコンタクト１０２及びドレインコンタクト１００の周囲に形成されたスペーサ誘電体構造１２８の輪郭を示す平面図である。これらのスペーサ１２８は、第２の酸化物層１６０をエッチングすることによって形成される。領域１６８及び１７０内の基板表面に形成された窒化物層１６５がＳＴＩフィールド酸化物を覆っているため、窒化物層１６５はＳＴＩを、第２の酸化物層１６０のエッチング中の如何なるエッチング及びそれによる切り込み（ノッチング）からも保護する。
基板の残りの表面より低い高さまでＳＴＩをエッチングすることは、ゲートポリシリコンをウェルに直接的に短絡させ、デバイスを動作不能なもの、又は性能が著しく制限されたものにし得る。図１３及び１４の実施形態、又はＳＴＩを保護する窒化物層が存在する実施形態は、第２の酸化物のエッチング中にＳＴＩ用の保護が存在しない実施形態より好ましいものである。
図１７は、窒化物がソースコンタクト及びドレインコンタクトの頂部のみにある図１５の構造から始めて、典型的にはポリシリコンである第２の導電層１９０を形成した後の構造を示す断面図である。第２ポリ層１９０は、典型的に１０ｎｍから５００ｎｍの厚さであり、低圧化学気相成長法又は当業者に知られたその他の好適プロセスによって形成される。この導電層１９０は、ゲートコンタクトを形成するものであるので、ＮチャネルデバイスではＰ＋導電性材料、ＰチャネルデバイスではＮ＋導電性材料であることを要する。故に、第２ポリシリコン層１９０は、堆積後にドープされる必要があり、あるいは、堆積時に既にドープされているか、堆積される時にドープされるかしなければならない。好適実施形態においては、第２ポリは１又は複数のイオン注入によってドープされる。Ｎチャネルデバイスの場合、注入ドーパントは典型的に、１ｋｅＶから５０ｋｅＶのエネルギー（典型的には、異なるエネルギーでの多重イオン注入）、１×１０１４ｃｍ−２から１×１０１６ｃｍ−２のドーズ量で注入されるＢＦ２である。イオン注入の後、注入イオンを均等に分布させるために低温アニール工程を行う。典型的なアニール工程は、６００℃から８００℃で１０秒から６時間だけ行われる。このアニール工程は、ゲートコンタクトを形成するための第２ポリシリコン層１９０の更なる処理の前に行うことができる。この時点で、図５Ｃのゲート領域１２４を形成するための高温ドライブイン工程を行い得る。代替的に、後述のように、ゲートコンタクトを形成するために余分なポリシリコンを除去するよう、第２ポリシリコンを更に処理してもよく、その後、上記の高温ドライブイン工程を行ってもよい。
図１８は、ソースコンタクト及びドレインコンタクトの形成後に窒化物が構造全体上に堆積された図１６の構造から始めて第２の導電層を堆積した後の、プロセスの一実施形態における構造を示す断面図である。この場合にも、図１７に関して上述した第２ポリシリコン層１９０の堆積及びドーピングの全ての態様が等しく当てはまる。
図１９は、（窒化物層がＳＴＩを覆う）図１８の実施形態から始めて、層１９０の余分なポリシリコンを研磨して、誘電体層１６２及び１６４の頂部と同一平面となるように平坦化し、それによりゲートコンタクト１０６が残された後の構造を示す断面図である。高温ドライブイン工程が未だ行われていない場合、この時点で行い、ゲートコンタクトからの不純物を、下に位置するアクティブ領域のチャネル領域１２２内に押し込み、ゲート領域１２４を形成する。
図２０は、窒化物層がソースコンタクト及びドレインコンタクトの頂部のみを覆う図１７の実施形態から始めて、層１９０の余分なポリシリコンを研磨して、窒化物キャップ１６２及び１６４の頂部と同一平面となるように平坦化し、それによりゲートコンタクト１０６が残された後の構造を示す断面図である。
図５Ｃの、より高性能の完成後の実施形態では、アクティブ領域上にない、ソース及びドレインのコンタクトの外側エッジの周囲の第２ポリから成る、余分なスペーサ１９２及び１９４を、選択的なマスキング及びエッチングによって除去し得る。
代替的な一実施形態においては、ゲート、ソース及びドレインのコンタクトのポリシリコンの頂部にシリサイド層を形成し、それらコンタクトの抵抗を低減してもよい。これは、図１９の破線２００、２０２及び２０４に示されており、全ての実施形態に適用可能である。
第１の代替実施形態は、半導体層のエピタキシャル成長によって、基板の頂部上にチャネル領域を形成することを含む。図２２−２５は、この代替実施形態について、この代替プロセスの様々な段階における構造状態を示している。この代替プロセスの実施形態は、ポリ１のエッチング工程、スペーサ形成工程、及びドライブイン工程が行われた後に開始する。以下、この代替プロセスを示す。この代替実施形態と共通する上述の好適実施形態の工程群それぞれの全ての代替形態は、この代替実施形態の別形態をなす。
１）基板内にアクティブ領域を定め、且つ（Ｎチャネルデバイスの場合）Ｐ型の低濃度ウェル注入を行い、図６に示した構造を作り出す。
２）第１のポリシリコン層（ポリ１）を堆積し、Ｎ型（Ｐチャネルデバイスをドーピングする場合にはＰ型）にイオン注入し、且つポリ１の頂部に第１の誘電体層を形成する（図７及び８）。
３）ポリ１層をエッチングしてソース及びドレインのコンタクトを形成し、且つそれらコンタクト各々の頂部に誘電体キャップを形成する。図２２に示す構造が残される。請求項において、“第１ポリシリコン層上に第１誘電体層を形成する”工程は、ＣＶＤ酸化物のみ、頂部のＣＶＤ酸化物及び側壁の熱酸化物、ＣＶＤ酸化物及び窒化物、窒化物のみ、又はここで開示した或いは当業者に明らかなその他の誘電体構造を含む全ての変形をも意味し、また、ソース及びドレインのコンタクトの頂部のみを覆うもの、又は実施形態に応じて少なくともアクティブ領域の外側のＳＴＩ領域を窒化物で覆った、ソース及びドレインのコンタクトの頂部及び側壁を覆うものをも意味する。故に、第１の誘電体層を形成する工程は、場合により、ポリ１のエッチング前に行われ且つ側壁に誘電体層を形成する更なる工程に続かれてもよい。
４）スペーサ誘電体構造を、該スペーサ誘電体構造の下に熱酸化物若しくは窒化物又はこれら双方がある状態で、あるいはない状態で形成する（図２３）。図１１−１６は全て、これらのスペーサ１２８を形成する代替実施形態を規定し、それらの全てはこの代替的なエピ層チャネル型のプロセスに適用可能である。頂部を覆う必要に応じての窒化物層１６２及び１６４と、ソース及びドレインのコンタクトの側壁を覆う窒化物層１６５とが、図２３に破線で示されている。請求項において、“スペーサ誘電体構造を形成する”という表現は、スペーサに関して本明細書にて教示される如何なる組み合わせの誘電体層を形成することをも意味し、異方性エッチングされたＣＶＤ酸化物層で覆われた側壁に成長された酸化物、及び水平部分を除去するように異方性エッチングされたＣＶＤ酸化物層で覆われた側壁を覆う窒化物を含む。
５）ソース及びドレインのコンタクト内のＮ＋導電性増強不純物を基板内に押し込むよう、且つ基板の頂部半導体層を通って図１５に１２９及び１３１で示したスペーサの内部端まで横方向に押し込むよう、熱的ドライブインを実行し、ソース領域１１８及びドレイン領域１２０を形成する。従って、不純物は、スペーサの下とゲートコンタクトが形成されることになる開口内のスペーサの内側との双方の基板表面にある（図２４）。
６）チャネルが成長される位置の直下に必要に応じてのＰ＋ウェル注入を行った後、単結晶半導体のエピタキシャル層（以下、エピ層とも称する）１３３を成長させることによって、基板の頂部にチャネル領域を形成する。一実施形態において、第１のシリコン−ゲルマニウム層１３５を成長させ、該層１２５の頂部に純粋なシリコン層１３３を成長させる。これは、格子不整合がシリコン層１３３を歪ませることにより、シリコン層１３３が高移動度を有するようになるので好ましい形態である。他の一実施形態においては、半導体層１３３は純粋なシリコンの単一層である。他の一実施形態においては、半導体層１３３は、エピタキシャルシリコン−ゲルマニウム−カーボン合金の単結晶層の頂部のエピタキシャルシリコン層である。他の一実施形態においては、半導体層１３３は、エピタキシャルシリコン−ゲルマニウム−カーボン合金の単結晶層の頂部の歪みエピタキシャルシリコン層である。層１３３はチャネル領域として作用し、Ｎチャネルデバイスの場合にはＮ＋にドープされる。層１３３は、成長時にその場（in-situ）ドープされてもよいし、成長後にイオン注入によってドープされてもよい。位置１２９及び１３１における基板表面の不純物は、エピ層１３３とのオーミックコンタクトを形成し、ソース領域及びドレイン領域として作用する（図２４）。半導体層のエピタキシャル成長のプロセス条件は、以前からバイポーラトランジスタ技術にて実践されており周知である。層１３５及び１３３は、Ｎ型ドーパントを有するチャネルを形成するように、好ましくはイオン注入によって砒素で、適切にドープされる。
７）エピ層の頂部に開口を充填するように第２のポリシリコン層（第２ポリ）を堆積し、第２ポリ層を適切な導電型（Ｎチャネルデバイスの場合にはＰ＋）にドープし、且つソースコンタクト及びドレインコンタクトの頂部上の窒化物層１６２及び１６４の頂部まで第２ポリ層を研磨することにより、ゲートコンタクト１０６を形成する（図２５）。第２ポリシリコンのドーピングは、不純物の拡散、又は不純物のイオン注入の何れによってでもよく、典型的には、良好な不純物分布を達成するために異なるエネルギーレベルが使用される多重イオン注入である。
８）ゲートポリからの不純物の熱的ドライブインを実行し、エピ層内にゲート領域を形成する。代替的な一実施形態においては、ゲートコンタクトを形成するためにスペーサ誘電体構造間のアクティブ領域上の開口にポリシリコンを堆積する前又は後の何れかに、ゲート領域をイオン注入することによってゲート領域を形成してもよい。より良好な不純物分布のために、異なるエネルギーレベルでの多重イオン注入を使用してもよい。エンハンスメントモード型デバイスが構築される場合、上述と同一の、正ゲートバイアスでピンチオフを生じさせるための接合深さ及びドーピング濃度が、この代替的なプロセス及び構造にも適用される。基板の頂部にエピ層を有するディプレッションモード型デバイスが構築される場合には、ゲート−チャネル接合及びチャネル−ウェル接合の接合深さと、ゲート領域、チャネル領域及びウェル領域のドーピング濃度とが、ディプレッションモード動作、すなわち、所定の負ゲートバイアスでのピンチオフを実現するよう制御される。
マスキング及びエッチングによって第２のポリシリコンを画成した後、ウェハ上に誘電体層を堆積し、該誘電体層内にコンタクトホールをエッチングする。最後に、金属の堆積及びエッチングを行い、電気接続を形成する。
以上、好適実施形態及び代替実施形態に関して本発明を説明したが、当業者に認識されるように、本発明の範囲を逸脱することなく、これら実施形態は変更及び改良を施され得るものである。そのような全ての変更は添付の請求項の範囲に含まれるものである。
ＪＦＥＴを示す断面図である。 ＪＦＥＴの一実施形態を示す断面図である。 図２に示すようなＪＦＥＴ、及び本発明の教示に従ったＪＦＥＴの典型的なドーピングプロファイルを示す図である（Ｎチャネル型を示しており、ＰチャネルＪＦＥＴの場合にはドーピング極性が反転される）。 図２に従ったＪＦＥＴ、及び本発明に従ったＪＦＥＴのチャネル領域及びゲート領域の拡大図であり、空乏領域がどのように広がってピンチオフを生じさせるかを示している。 本発明の好適実施形態に従った完成後のＪＦＥＴの典型的な平面図である。 完成後のＪＦＥＴの代替的な平面図である。 図５Ａの直線Ａ−Ａ’に沿ってとられた本発明の好適実施形態に従った完成後のＪＦＥＴの断面図である（ウェルコンタクトは、常にあり且つ図５Ｄに示しており、当業者に理解されるものであるため示していない）。 図５Ａの直線Ａ−Ａ’に沿ってとられた本発明の好適実施形態に従った、ウェルタップを含む完成後のＪＦＥＴの断面図である。 アクティブ領域を画成した後の、準備段階におけるＪＦＥＴを示す断面図である。 第１ポリの堆積後の、中間段階におけるデバイスを示す断面図である。 第１の導電層１３６上に誘電体層１４４が堆積された後の構造を示す断面図である。 チャネル領域が形成されることになるアクティブ領域の部分１４０を露出させるようにフォトレジスト層１４６をマスキングし、誘電体層１４４及びポリシリコンをエッチングした後の構造を示す断面図である。 チャネル領域１２２を形成するように典型的には砒素であるＮ型ドーパントをイオン注入した後の構造を示す断面図である。 チャネル注入の前にポリのソースコンタクト及びドレインコンタクトの側壁に薄い酸化物層が形成される代替的なプロセスの一実施形態における、チャネル注入段階の断面図である。 ソースコンタクト及びドレインコンタクトの頂部の酸化物層１４４の下の薄い窒化物層１６３と、ソースコンタクト及びドレインコンタクトそれぞれの上の別の窒化物層１６４及び１６２と、ウェハ全体を覆う誘電体層１６０とを有する代替的な一実施形態の断面図である。 構造全体を覆うように窒化物層１６５及び別の誘電体層（二酸化シリコン）１６０を形成した後の構造の好適実施形態を示す断面図である。 ソースコンタクト１０２及びドレインコンタクト１００の周囲に形成されたスペーサ１２８の輪郭（破線）を示す平面図である。 窒化物層１６２及び１６４がソースコンタクト及びドレインコンタクトの頂部にのみ形成された図１２の構造から始めて、第２の誘電体層１６０をエッチングした後の構造を示す断面図である。 窒化物層が第２の酸化物層の下でウェハ全体に形成された図１３の構造から始めて、第２の誘電体層１６０をエッチングした後の構造を示す断面図である。 窒化物層がソースコンタクト及びドレインコンタクトの頂部のみにある図１５の構造から始めて、典型的にはポリシリコンである第２の導電層１９０を形成した後の構造を示す断面図である。 ソースコンタクト及びドレインコンタクトの形成後に窒化物が構造全体上に堆積された図１６の構造から始めて第２の導電層を堆積した後の、プロセスの一実施形態における構造を示す断面図である。 窒化物層がフィールド酸化物を覆う図１８の実施形態から始めて、層１９０の余分なポリシリコンを研磨して、窒化物キャップ１６２及び１６４の頂部と同一平面となるように平坦化した後の構造を示す断面図である。 窒化物層がソースコンタクト及びドレインコンタクトの頂部のみを覆う図１７の実施形態から始めて、層１９０の余分なポリシリコンを研磨して、窒化物キャップ１６２及び１６４の頂部と同一平面となるように平坦化した後の構造を示す断面図である。 相補型自己整合ＪＦＥＴを分離する２つの異なるウェル構造を示す図であり、これらのウェルの１つは三重ウェル構造をしている。 代替的なエピ層チャネルの実施形態における、ポリ１エッチングの後の構造を示す断面図である。 代替的なエピ層チャネルの実施形態における、スペーサ１２８の形成後の構造を示す断面図である。 代替的なエピ層チャネルの実施形態における、ソース及びドレイン領域を形成し、且つソース及びドレイン領域とエピ層との間のオーミックコンタクトを形成した後の構造を示す断面図である。 代替的なエピ層チャネルの実施形態における、エピ層上にゲートコンタクト１０６を形成した後の構造を示す断面図である。

Claims (20)

  1. 接合型電界効果トランジスタの自己整合ゲート構造を形成する方法であって：
    半導体基板上に第１の導電層を形成する工程；
    前記第１の導電層上に第１の誘電体層を堆積する工程；
    前記第１の導電層の第１領域及び第２領域上にマスクを形成する工程であり、前記第１領域はソース電極領域を規定し、前記第２領域はドレイン電極領域を規定する工程；
    前記誘電体層と、前記マスクによって覆われていない前記第１の導電層とを、前記半導体基板の一部を露出させるようにエッチングする工程；
    前記マスクを除去する工程；
    少なくとも、露出された半導体基板、前記ソース電極領域及びドレイン電極領域の上に第２の誘電体層を形成する工程；
    前記半導体基板の選択部分を露出させるように前記第２の誘電体層をエッチングする工程であり、前記第２の誘電体層は、前記ソース電極領域及び前記ドレイン電極領域の側壁を覆い続ける工程；及び
    前記半導体基板の前記選択部分上に第２の導電層を形成する工程であり、前記ソース電極領域と前記ドレイン電極領域との間にあり且つ前記ソース電極領域及び前記ドレイン電極領域から絶縁されたゲート電極領域を画成する工程；
    を有する方法。
  2. 前記ソース電極領域及び前記ドレイン電極領域の側壁を覆う前記第２の誘電体層は、前記ゲート電極領域を、前記ソース電極領域及び前記ドレイン電極領域に対して位置整合させる、請求項１に記載の方法。
  3. 前記ゲート電極領域は更に、チャネル領域及びゲート領域を有するアクティブ領域に対して位置整合される、請求項２に記載の方法。
  4. 前記第１の導電層は、ポリシリコン、高融点金属、又はシリサイドのうちの１つを含む、請求項１に記載の方法。
  5. 前記マスクを形成する工程に先立って、前記第１の誘電体層上に窒化物層を堆積する工程、を更に有する請求項１に記載の方法。
  6. ソース領域を形成するため、前記ソース電極領域から前記半導体基板内に、第１導電型のドーパントを拡散させる工程；及び
    ドレイン領域を形成するため、前記ドレイン電極領域から前記半導体基板内に、第１導電型のドーパントを拡散させる工程；
    を更に有する請求項１に記載の方法。
  7. チャネル領域を形成するため、第１導電型のドーパントをイオン注入する工程、を更に有する請求項１に記載の方法。
  8. ゲート領域を形成するため、前記ゲート電極領域から前記半導体基板内に、第２導電型のドーパントを拡散させる工程、を更に有する請求項１に記載の方法。
  9. 前記ゲート電極領域の表面が前記ソース電極領域及び前記ドレイン電極領域の表面に対して平坦になるよう、前記第２の誘電体層の一部をエッチングする工程、を更に有する請求項１に記載の方法。
  10. 前記第２の導電層は、ポリシリコン、高融点金属、又はシリサイドのうちの１つを含む、請求項１に記載の方法。
  11. 前記第１の導電層はｎ型の導電性を有し、且つ前記第２の導電層はｐ型の導電性を有する、請求項１に記載の方法。
  12. 前記第１の導電層はｐ型の導電性を有し、且つ前記第２の導電層はｎ型の導電性を有する、請求項１に記載の方法。
  13. 半導体基板内に形成された第１導電型のソース領域；
    前記半導体基板内に形成された前記第１導電型のドレイン領域；
    前記ソース領域と前記ドレイン領域との間の前記半導体基板内に形成された前記第１導電型のチャネル領域；
    前記半導体基板内に形成され且つ前記チャネル領域に隣接する第２導電型のゲート領域；
    誘電体層で覆われた少なくとも１つの側壁を有し、且つ前記ソース領域とオーミック接触するソース電極領域；
    誘電体層で覆われた少なくとも１つの側壁を有し、且つ前記ドレイン領域とオーミック接触するドレイン電極領域；及び
    前記ソース電極領域と前記ドレイン電極領域との間に形成され、且つ前記誘電体層によって前記ソース電極領域及び前記ドレイン電極領域から絶縁されたゲート電極領域；
    を有する接合型電界効果トランジスタ。
  14. 前記ソース電極領域及び前記ドレイン電極領域の側壁を覆う前記誘電体層は、前記ゲート電極領域を、前記ソース電極領域及び前記ドレイン電極領域に対して位置整合させている、請求項１３に記載の接合型電界効果トランジスタ。
  15. 前記ゲート電極領域は更に、前記チャネル領域及び前記ゲート領域を有するアクティブ領域に対して位置整合されている、請求項１４に記載の接合型電界効果トランジスタ。
  16. 前記ソース電極領域は、ポリシリコン、高融点金属、又はシリサイドのうちの１つを含む、請求項１３に記載の接合型電界効果トランジスタ。
  17. 前記ドレイン電極領域は、ポリシリコン、高融点金属、又はシリサイドのうちの１つを含む、請求項１３に記載の接合型電界効果トランジスタ。
  18. 前記ゲート電極領域は、ポリシリコン、高融点金属、又はシリサイドのうちの１つを含む、請求項１３に記載の接合型電界効果トランジスタ。
  19. 前記第１導電型はｎ型であり、且つ前記第２導電型はｐ型である、請求項１３に記載の接合型電界効果トランジスタ。
  20. 前記第１導電型はｐ型であり、且つ前記第２導電型はｎ型である、請求項１３に記載の接合型電界効果トランジスタ。
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