KR101196316B1 - 접합형 전계 효과 트랜지스터 및 제조방법 - Google Patents

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Abstract

본 발명은 접합형 전계 효과 트랜지스터 및 제조방법에 있어서, 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 형성되는 P 타입 확산층을 서로 이격되는 두 개 이상의 P 타입 확산층을 이용하여 리플 형태로 형성시킴으로써 접합형 전계 효과 트랜지스터의 채널 층의 마진을 보다 높게 확보함으로써 핀치오프의 제어가 용이하도록 한다.

Description

접합형 전계 효과 트랜지스터 및 제조방법{JUNCTION FIELD EFFECT TRANSISTOR AND METHOD THEREOF}
본 발명은 접합형 전계 효과 트랜지스터(junction field effect transistor : JFET)에 관한 것으로, 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역(active area)에 형성되는 P 타입 확산층(P-type diffusion layer)을 서로 이격되는 두 개 이상의 P 타입 확산층을 이용하여 리플(rippled) 형태로 형성시킴으로써 접합형 전계 효과 트랜지스터의 채널 층의 마진(margin)을 보다 높게 확보함으로써 핀치오프(pinch off) 전압의 제어가 보다 용이하도록 하는 접합형 전계 효과 트랜지스터 및 제조방법에 관한 것이다.
일반적으로 접합형 전계 효과 트랜지스터는 PN 접합에 의해 절연된 게이트(gate)를 이용하여 전류 통로를 제어하는 전계 효과 트랜지스터를 말한다.
이러한 접합형 전계 효과 트랜지스터 소자는 게이트의 전압을 걸어서 드레인(drain)과 소오스(source)를 통해서 흐르는 전류의 양을 제어하는 소자로, 간단하게 포화 영역(saturation region)에서 동작할 때에는 전기적 스위치 역할을 하고, 저항성 영역(ohmic region)에서 동작할 경우에는 전압 제어 가변 저항(voltage controlled variable resistor)와 같은 역할을 한다.
이와 같은 접합형 전계 효과 트랜지스터는 선형적인 전류의 증폭 특성을 갖으며 잡음이 작기 때문에, 감도가 우수한 음향센서의 증폭회로, 선형성이 우수한 증폭회로, 입력 계측 증폭 회로 등에 주로 사용된다.
도 1은 종래 접합형 전계 효과 트랜지스터의 평면도를 도시한 것으로, 하부 P 타입 확산층(bottom P-type layer)(206)과 상부 P 타입 확산층(top P-type layer)(214) 그리고 활성 영역(active area)(100)이 도시된다.
도 2a 내지 도 2d는 종래 기술에 의한 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도를 도시한 것이다. 이하 이들 도면을 참조하여 종래 기술에 의한 접합형 전계 효과 트랜지스터 형성 공정에 대해 설명한다.
먼저, 도 2a에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 패터닝 형성된 포토레지스트 마스크(photo resist mask)(202)를 이용하여 P 타입 서브스트레이트층(P-type substrate)(200)에 보론(boron) 등의 P 타입 불순물을 이온 주입(ion implant)(204)하여 하부 P 타입 확산층(bottom P-type layer)(206)을 형성시킨다.
이어, 도 2b에서와 같이 하부 P 타입 확산층(206)이 형성된 반도체 기판 전면에 N 타입 에피층(N-type epi)을 성장시켜 N 타입 채널층(N-type channel layer)(208)을 형성시킨 후, 상부 P 타입 확산층 형성을 위해 패터닝(patterning) 형성된 포토레지스트 마스크(210)를 이용하여 N 타입 채널층(208)의 상부에 보론 등의 P 타입 불순물을 이온 주입(212)하여 상부 P 타입 확산층(top P-type layer)(214)을 형성시킨다.
이어, 도 2c에서와 같이 상부 P 타입 확산층(214)이 형성된 반도체 기판 상부에 다시 추가 P 타입 확산층(added P-type layer)(220)의 형성을 위한 포토레지스트 마스크(216)를 형성하고, 포토레지스트 마스크(216)를 이용하여 상부 P 타입 확산층(214)에 보론 등의 P 타입 불순물을 이온 주입(218)하여 추가 P 타입 확산층(220)을 형성시킨다.
위와 같이, 상부 P 타입 확산층(214)에 추가 P 타입 확산층(220)을 형성시킨 후, 도 2d에서와 같이 반도체 기판상 활성 영역에 게이트 전극(gate)(222)과 드레인 전극(drain)(224), 소오스 전극(source)(226)을 형성시켜 접합형 전계 효과 트랜지스터를 형성시킨다.
그러나, 위와 같은 종래 접합형 전계 효과 트랜지스터에서는 핀치오프를 결정하는 하부 P 타입 확산층과 상부의 추가 P 타입 확산층간의 간 거리(d)가 충분히 확보될 수 없어 접합형 전계 효과 트랜지스터의 핀치오프를 제어하기가 어려운 문제점이 있었다.
따라서, 본 발명은 반도체 기판상 접합형 전계 트랜지스터의 활성 영역에 형성되는 P 타입 확산층을 서로 이격되는 두 개 이상의 P 타입 확산층을 이용하여 리플 형태로 형성시킴으로써 접합형 전계 효과 트랜지스터의 채널 층의 마진을 보다 높게 확보함으로써 핀치오프의 제어가 보다 용이하도록 하는 접합형 전계 효과 트랜지스터 및 제조방법을 제공하고자 한다.
상술한 본 발명은 접합형 전계 효과 트랜지스터로서, 반도체 기판의 하부 P 타입 서브스트레이트층과, 상기 P 타입 서브스트레이트층의 상부에 활성 영역내 형성되는 N 타입 채널층과, 상기 N 타입 채널층의 상부에 상기 활성 영역의 전체에 기설정된 깊이로 형성되는 상부 P 타입 확산층과, 상기 상부 P 타입 확산층내 형성되는 리플 형태의 추가 P 타입 확산층과, 상기 상부 P 타입 확산층의 상부에 형성되는 게이트 전극과, 상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판상 형성되는 소오스 전극과 드레인 전극을 포함한다.
또한, 상기 리플 형태의 추가 P 타입 확산층은, 상기 상부 P 타입 확산층내 서로 이격되게 두 개 이상의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 한다.
또한, 상기 N 타입 채널층은, 상기 P 타입 서브스트레이트층의 상부에 N 타입 에피층을 성장시키는 것에 의해 형성되는 것을 특징으로 한다.
또한, 접합형 전계 효과 트랜지스터로서, 반도체 기판상 상기 트랜지스터의 활성 영역내 하부에 형성되는 리플 형태의 하부 P 타입 확산층과, 상기 활성 영역내 상기 제1 P 타입 확산층의 상부에 형성되는 N 타입 채널층과, 상기 N 타입 채널층의 상부에 상기 활성 영역내 기설정된 깊이로 형성되는 상부 P 타입 확산층과, 상기 상부 P 타입 확산층내 형성되는 리플 형태의 추가 P 타입 확산층과, 상기 상부 P 타입 확산층의 상부에 형성되는 게이트 전극과, 상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판상 형성되는 소오스 전극과 드레인 전극을 포함한다.
또한, 상기 N 타입 채널층은, 상기 하부 P 타입 확산층이 포함된 반도체 기판에 N 타입 에피층을 성장시키는 것에 의해 형성되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층은, 상기 활성 영역내 상기 반도체 기판의 하부에 서로 이격되게 두 개 이상의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 한다.
또한, 상기 추가 P 타입 확산층은, 상기 상부 P 타입 확산층내 서로 이격되게 두 개 이상의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층내 형성되는 각 P 타입 확산층은, 일정 폭을 가지고 상기 반도체 기판상 Y축 방향으로 일정 길이만큼 형성되며, 일정 간격으로 불연속하게 형성되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층은, 상기 활성 영역내 상기 반도체 기판의 하부의 일정 영역에 P 타입 불순물이 이온 주입되어 형성되는 것을 특징으로 한다.
또한, 상기 추가 P 타입 확산층은, 상기 상부 P 타입 확산층내 일정 영역에 P 타입 불순물이 이온 주입되어 형성되는 것을 특징으로 한다.
또한, 본 발명은 접합형 전계 효과 트랜지스터를 형성하는 방법으로서, 반도체 기판의 서브스트레이트층에 에피층 성장을 통해 N 타입 채널층을 형성시키는 단계와, 상기 N 타입 채널층의 상부의 활성 영역에 이온 주입을 통해 기설정된 깊이로 상부 P 타입 확산층을 형성시키는 단계와, 상기 상부 P 타입 확산층내 이온 주입을 통해 리플 형태의 추가 P 타입 확산층을 형성시키는 단계와, 상기 상부 P 타입 확산층의 상부에 게이트 전극을 형성시키는 단계와, 상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판에 소오스 전극과 드레인 전극을 각각 형성시키는 단계를 포함한다.
또한, 상기 리플 형태의 추가 P 타입 확산층을 형성시키는 단계는, 상기 상부 P 타입 확산층의 상부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와, 상기 마스크를 이용하여 상기 상부 P 타입 확산층에 이온 주입 공정을 수행하여 서로 이격 위치된 두 개 이상의 P 타입 확산층을 형성시키는 단계를 포함한다.
또한, 본 발명은 접합형 전계 효과 트랜지스터를 형성하는 방법으로서, 반도체 기판상 활성 영역의 하부에 이온 주입을 통해 리플 형태의 하부 P 타입 확산층을 형성시키는 단계와, 상기 하부 P 타입 확산층의 상부에 에피층의 성장을 통해 N 타입 채널층을 형성시키는 단계와, 상기 N 타입 채널층의 상부에 상기 활성 영역내 이온 주입을 통해 기설정된 깊이로 상부 P 타입 확산층을 형성시키는 단계와, 상기 상부 P 타입 확산층내 이온 주입 공정을 통해 리플 형태의 추가 P 타입 확산층을 형성시키는 단계와, 상기 활성 영역내 상기 상부 P 타입 확산층의 상부에 게이트 전극을 형성시키는 단계와, 상기 활성 영역을 격리시키는 양쪽 격리층과 이웃한 영역에 소오스 전극과 드레인 전극을 각각 형성시키는 단계를 포함한다.
또한, 상기 리플 형태의 하부 P 타입 확산층을 형성시키는 단계는, 상기 반도체 기판상 상기 활성 영역의 하부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와, 상기 마스크를 이용하여 상기 반도체 기판상 이온 주입 공정을 수행하여 서로 이격 위치된 두 개 이상의 P 타입 확산층을 형성시키는 단계를 포함한다.
또한, 상기 리플 형태의 추가 P 타입 확산층을 형성시키는 단계는, 상기 상부 P 타입 확산층의 상부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와, 상기 마스크를 이용하여 상기 상부 P 타입 확산층에 이온 주입 공정을 수행하여 서로 이격 위치된 두 개 이상의 P 타입 확산층을 형성시키는 단계를 포함한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층내 각 P 타입 확산층은, 일정 폭을 가지고 상기 반도체 기판상 Y축 방향으로 일정 길이만큼 형성되며, 일정 간격으로 불연속하게 형성되는 것을 특징으로 한다.
또한, 상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 한다.
본 발명에서는 접합형 전계 효과 트랜지스터 및 제조방법에 있어서, 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 형성되는 P 타입 확산층을 서로 이격되는 두 개 이상의 P 타입 확산층을 이용하여 리플 형태로 형성시킴으로써 접합형 전계 효과 트랜지스터의 채널 층의 마진을 보다 높게 확보함으로써 핀치오프의 제어가 용이하도록 하는 이점이 있다.
또한, 본 발명에서는 위와 같이 접합형 전계 효과 트랜지스터의 P 타입 확산층을 리플 형태로 형성시킴에 있어서, P 타입 확산층의 생성 순서에 따라 해당 층을 생성하기 위한 추가의 마스크 공정이 필요하지 않으며, 기존 공정과 동일 마스크를 사용하여 형성할 수 있다. 즉, P 형으로된 마스크 공정의 레이아웃만 변경하여 접합형 전계 효과 트랜지스터의 게이트 영역에 적용함으로써 추가의 마스크 공정 없이 리플형태의 P 타입 확산층의 형성이 가능함으로써 접합형 전계 효과 트랜지스터 제조공정에 쉽게 적용할 수 있는 이점이 있다.
도 1은 종래 접합형 전계 효과 트랜지스터의 평면도,
도 2a 내지 도 2d는 종래 기술에 의한 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도,
도 3은 본 발명의 실시 예에 따른 리플 형태의 상부와 하부 P 타입 확산층이 서로 대응되게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도,
도 4a 내지 도 4d는 도 3의 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도,
도 5는 본 발명의 다른 실시 예에 따른 리플 형태의 상부와 하부 P 타입 확산층이 서로 엇갈리게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도,
도 6a 내지 도 6d는 도 5의 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도,
도 7은 본 발명의 다른 실시 예에 따른 리플 형태의 상부와 하부 P 타입 확산층이 서로 엇갈리게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도,
도 8a 내지 도 8b는 도 7의 접합형 전계 효과 트랜지스터의 형성방법 중 A1-A2 절단선 방향의 공정 순서도,
도 9a 내지 도 9b는 도 7의 접합형 전계 효과 트랜지스터의 형성방법 중 B1-B2 절단선 방향의 공정 순서도,
도 10은 도 7의 접합형 전계 효과 트랜지스터의 게이트 전극, 드레인 전극, 소오스 전극이 완성된 단면도,
도 11은 본 발명의 다른 실시 예에 따른 상부 P 타입 확산층만을 리플 형태로 형성시킨 접합형 전계 효과 트랜지스터의 평면도,
도 12a 내지 도 12c는 도 11의 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터의 구조 중 리플 형태의 상부와 하부 P 타입 확산층이 서로 대응되게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도를 도시한 것으로, 하부 P 타입 확산층(bottom P-type layer)(406)과 상부 P 타입 확산층(top P-type layer)(414), 추가 P 타입 확산층(added P-type layer)(420), 활성 영역(active area)(300)이 도시된다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도를 도시한 것이다. 이하 이들 도면을 참조하여 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 도 4a에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 패터닝 형성된 포토레지스트 마스크(402)를 이용하여 P 타입 서브스트레이트층(400)에 보론(boron) 등의 P 타입 불순물을 이온 주입(ion implant)(404)하여 하부 P 타입 확산층(406)을 형성시킨다.
이때, 하부 P 타입 확산층(406)을 형성함에 있어서, 본 발명에서는 도 4a에서 보여지는 바와 같이 포토레지스트 마스크(402)가 반도체 기판상 일정 간격으로 오픈(open)되도록 패터닝하여 하부 P 타입 확산층(406) 또한 반도체 기판 하부에 서로 이격되게 형성됨으로써 하부 P 타입 확산층(406)이 리플(rippled) 형태로 형성되게 된다.
이어, 도 4b에서와 같이 리플 형태의 하부 P 타입 확산층(406)이 형성된 반도체 기판 전면에 N 타입 에피층을 성장시켜 N 타입 채널층(408)을 형성시킨 후, 상부 P 타입 확산층(414) 형성을 위해 패터닝 형성된 포토레지스트 마스크(410)를 이용하여 N 타입 채널층(408)의 상부에 보론 등의 P 타입 불순물을 이온 주입(412)하여 상부 P 타입 확산층(414)을 형성시킨다.
이어, 도 4c에서와 같이 상부 P 타입 확산층(414)이 형성된 반도체 기판 상부에 다시 추가 P 타입 확산층(420)의 형성을 위한 포토레지스트 마스크(416)를 형성하고, 포토레지스트 마스크(416)를 이용하여 상부 P 타입 확산층(414)에 보론 등의 P 타입 불순물을 이온 주입(418)하여 추가 P 타입 확산층(420)을 형성시킨다.
이때, 상부 P 타입 확산층(414)내에 다시 추가 P 타입 확산층(420)을 형성함에 있어서도, 하부 P 타입 확산층(406)의 형성공정에서와 마찬가지로, 도 4c에서 보여지는 바와 같이 포토레지스트 마스크(416)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝하여 추가 P 타입 확산층(420) 또한 상부 P 타입 확산층(414) 내에서 서로 이격되게 형성시켜 리플 형태로 형성되도록 한다.
이어, 도 4d에서와 같이, 상부 P 타입 확산층(414)에 추가 P 타입 확산층(420)을 형성시킨 후, 반도체 기판상 게이트 전극(422)과 드레인 전극(424), 소오스 전극(426)을 형성시켜 접합형 전계 효과 트랜지스터를 형성시킨다.
위와 같이 본 발명에서는 하부 P 타입 확산층(406)과 상부 P 타입 확산층(414)내 추가 P 타입 확산층(420)을 서로 이격된 다수의 P 타입 확산층의 조합으로 리플 형태로 형성시킴으로써 상부의 추가 P 타입 확산층(420)과 하부 P 타입 확산층(406)간의 거리(d)를 종래에서 보다는 상대적으로 더 길게 형성시킬 수 있어 접합형 전계 효과 트랜지스터의 핀치오프의 제어가 보다 용이하도록 할 수 있다.
이때, 추가 P 타입 확산층(420)과 하부 P 타입 확산층(406)간의 거리(d)의 결정에는, 하부 P 타입 확산층(406)간 거리(DR1), 상부의 추가 P 타입 확산층(420)의 폭(width)(DR2)과 하부 P 타입 확산층(406)의 폭(DR3), 추가 P 타입 확산층(420)의 간 거리(DR4) 등의 요소가 작용하게 되며, 각각의 요소의 길이에 의해 상부의 추가 P 타입 확산층(420)과 하부 P 타입 확산층(406)간의 거리(d)를 조절할 수 있다.
즉, 활성 영역내 서로 이격된 다수의 P 타입 확산층으로 리플 형태의 P 타입 확산층을 형성하는 경우에는, 활성 영역내 하나의 P 타입 확산층을 형성하는 경우보다 각 P 타입 확산층의 이온 주입 깊이가 작게되어 상부의 추가 P 타입 확산층(420)과 하부 P 타입 확산층(406)간 거리(d)가 상대적으로 길게 형성됨으로써 핀치오프의 제어가 보다 용이하게 된다. 이에 따라, 종래 접합형 전계 효과 트랜지스터에서 하부 P 타입 확산층과 상부 P 타입 확산층간의 간 거리가 충분히 확보될 수 없어 핀치오프의 제어가 어려웠던 문제점을 해결할 수 있게 된다.
도 5는 본 발명의 다른 실시 예에 따른 접합형 전계 효과 트랜지스터의 구조 중 리플 형태의 상부와 하부 P 타입 확산층이 서로 엇갈리게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도를 도시한 것으로, 하부 P 타입 확산층(bottom P-type layer)(606)과 상부 P 타입 확산층(top P-type layer)(614), 추가 P 타입 확산층(added P-type layer)(620), 활성 영역(active area)(500)이 도시된다.
도 6a 내지 도 6d는 본 발명의 다른 실시 예에 따른 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도를 도시한 것이다. 이하 이들 도면을 참조하여 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 도 6a에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 패터닝 형성된 포토레지스트 마스크(602)를 이용하여 P 타입 서브스트레이트층(600)에 보론 등의 P 타입 불순물을 이온 주입(604)하여 하부 P 타입 확산층(606)을 형성시킨다.
이때, 하부 P 타입 확산층(606)을 형성함에 있어서, 본 발명에서는 도 6a에서 보여지는 바와 같이 포토레지스트 마스크(604)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝하여 하부 P 타입 확산층(606) 또한 반도체 기판 하부에서 서로 이격되게 형성시켜 하부 P 타입 확산층(606)이 리플 형태로 형성되도록 한다.
이어, 도 6b에서와 같이 리플 형태의 하부 P 타입 확산층(606)이 형성된 반도체 기판 전면에 N 타입 에피층을 성장시켜 N 타입 채널층(608)을 형성시킨 후, 상부 P 타입 확산층(614)의 형성을 위해 패터닝 형성된 포토레지스트 마스크(610)를 이용하여 N 타입 채널층(608)의 상부에 보론 등의 P 타입 불순물을 이온 주입(612)하여 상부 P 타입 확산층(614)을 형성시킨다.
이어, 도 6c에서와 같이 상부 P 타입 확산층(614)이 형성된 반도체 기판 상부에 다시 추가 P 타입 확산층(620)의 형성을 위한 포토레지스트 마스크(618)를 형성하고, 포토레지스트 마스크(618)를 이용하여 상부 P 타입 확산층(614)에 보론 등의 P 타입 불순물을 이온 주입(618)하여 추가 P 타입 확산층(620)을 형성시킨다.
이때, 상부 P 타입 확산층(614)내에 다시 추가 P 타입 확산층(620)을 형성함에 있어서도, 하부 P 타입 확산층(606)의 형성공정에서와 마찬가지로, 도 6c에서 보여지는 바와 같이 포토레지스트 마스크(618)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝하여 추가 P 타입 확산층(620) 또한 상부 P 타입 확산층(614) 내에서 서로 이격되게 형성시켜 리플 형태로 형성되도록 한다.
이어, 도 6d에서와 같이, 상부 P 타입 확산층(614)에 추가 P 타입 확산층(620)을 형성시킨 후, 반도체 기판상 게이트 전극(622)과 드레인 전극(624), 소오스 전극(626)을 형성시켜 접합형 전계 효과 트랜지스터를 형성시킨다.
위와 같이 본 발명에서는 하부 P 타입 확산층(606)과 상부 P 타입 확산층(614)내 추가 P 타입 확산층(620)을 서로 이격된 다수의 P 타입 확산층의 조합으로 리플 형태로 형성시키고, 하부 P 타입 확산층(606)과 상부의 추가 P 타입 확산층(620)이 서로 엇갈리도록 형성시킴으로써 상부의 추가 P 타입 확산층(620)과 하부 P 타입 확산층(606)간 거리(d)가 대각선 방향으로 형성되어 종래에서 보다는 상대적으로 더 길게 형성될 수 있어 접합형 전계 효과 트랜지스터의 핀치오프의 제어가 보다 용이하도록 할 수 있다.
이때, 추가 P 타입 확산층(620)과 하부 P 타입 확산층(606)간의 거리(d)의 결정에는, 하부 P 타입 확산층(606)간 거리(DR2), 상부의 추가 P 타입 확산층(620)의 폭(width)(DR3)과 하부 P 타입 확산층(606)의 폭(DR1), 추가 P 타입 확산층(620)간 거리(DR4) 등의 요소가 작용하게 되며, 각각의 요소의 길이에 의해 상부의 추가 P 타입 확산층(620)과 하부 P 타입 확산층(606)간의 거리(d)를 조절할 수 있다.
즉, 활성 영역내 서로 이격된 다수의 P 타입 확산층으로 리플 형태의 P 타입 확산층을 형성하는 경우에는, 활성 영역내 하나의 P 타입 확산층을 형성하는 경우보다 각 P 타입 확산층의 이온 주입 깊이가 작게되어 상부의 추가 P 타입 확산층(620)과 하부 P 타입 확산층(606)간 거리(d)가 상대적으로 길게 형성됨으로써 핀치오프의 제어가 보다 용이하게 된다. 이에 따라, 종래 접합형 전계 효과 트랜지스터에서 하부 P 타입 확산층과 상부 P 타입 확산층간의 간 거리가 충분히 확보될 수 없어 핀치오프의 제어가 어려웠던 문제점을 해결할 수 있게 된다.
도 7은 본 발명의 다른 실시 예에 따른 접합형 전계 효과 트랜지스터의 구조 중 리플 형태의 상부와 하부 P 타입 확산층이 서로 엇갈리게 정렬되도록 한 접합형 전계 효과 트랜지스터의 평면도를 도시한 것으로, 하부 P 타입 확산층(bottom P-type layer)(806)과 상부 P 타입 확산층(top P-type layer)(814), 추가 P 타입 확산층(added P-type layer)(820), 활성 영역(active area)(700)이 도시된다.
도 7을 참조하면, 상부의 추가 P 타입 확산층(820)과 하부 P 타입 확산층(806)이 x축 방향으로만 엇갈리도록 정렬된 도 5의 구조와는 달리, 본 발명의 실시 예에서는 y축 방향으로도 서로 엇갈리도록 하는 구조를 가진다. 이에 따라 하부 P 타입 확산층(806)과 상부의 추가 P 타입 확산층(820)간 거리가 x축과 y축 방향으로 각각 대각선 방향으로 구현되어 거리가 상대적으로 길게 형성될 수 있다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도중 도 7에서 A1-A2 방향으로 절단한 단면을 보이는 공정 순서도를 도시한 것이다.
도 9a 내지 도 9c는 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도중 도 7에서 B1-B2 방향으로 절단한 단면을 보이는 공정 순서도를 도시한 것이다.
이하 이들 도면을 참조하여 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 반도체 기판 하부 P 타입 확산층 공정을 살펴보면, 도 8a에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 패터닝 형성된 포토레지스트 마스크(802)를 이용하여 P 타입 서브스트레이트층(800)에 보론 등의 P 타입 불순물을 이온 주입(804)하여 하부 P 타입 확산층(806)을 형성시킨다.
이때, 하부 P 타입 확산층(806)을 형성함에 있어서, 본 발명에서는 도 8a에서 보여지는 바와 같이 포토레지스트 마스크(802)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝시켜 하부 P 타입 확산층(806) 또한 반도체 기판 하부에서 서로 이격되게 형성시켜 하부 P 타입 확산층(806)이 리플 형태로 형성되도록 한다.
이어, 도 8b에서와 같이 리플 형태의 하부 P 타입 확산층(806)이 형성된 반도체 기판 전면에 N 타입 에피층을 성장시켜 N 타입 채널층(808)을 형성시킨 후, 상부 P 타입 확산층(814)의 형성을 위해 패터닝 형성된 포토레지스트 마스크(810)를 이용하여 N 타입 채널층(808)의 상부에 보론 등의 P 타입 불순물을 이온 주입(812)하여 상부 P 타입 확산층(814)을 형성시킨다.
위와 같은 하부 P 타입 확산층(806)의 형성 공정에 대해 B1-B2 절단선 방향에서의 대응되는 공정을 살펴보면, 도 9a에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역 내 B1-B2 절단선 방향에서는 포토레지스트 마스크(802)가 오픈되지 않아 도 8a에서 설명한 하부 P 타입 확산층(806)의 형성을 위한 보론 등의 P 타입 불순물 이온 주입 공정에서 P 타입 불순물의 이온 주입(804)이 차단됨으로써, B1-B2 절단선 방향의 반도체 기판 하부에는 하부 P 타입 확산층(806)이 형성되지 않는다.
이어, 도 9b에서와 같이 B1-B2 절단선 방향에서는 하부 P 타입 확산층(806)이 형성되지 않은 반도체 기판 전면에 N 타입 에피층이 성장되어 N 타입 채널층(808)이 형성된 후, 도 8b의 공정 단면에서와 마찬가지로, N 타입 채널층(808)의 상부에 보론 등의 P 타입 불순물이 이온 주입(812)되어 상부 P 타입 확산층(814)이 형성된다.
다음으로, 상부 P 타입 확산층(814)내 추가 P 타입 확산층(820)의 형성 공정을 살펴보면, 도 9c에서와 같이 상부 P 타입 확산층(814)이 형성된 반도체 기판 상부에 다시 추가 P 타입 확산층(820)의 형성을 위한 포토레지스트 마스크(816)를 형성하고, 포토레지스트 마스크(816)를 이용하여 상부 P 타입 확산층(814)에 보론 등의 P 타입 불순물을 이온 주입(818)하여 추가 P 타입 확산층(820)을 형성시킨다.
이때, 상부 P 타입 확산층(814)내에 다시 추가 P 타입 확산층(820)을 형성함에 있어서도, 하부 P 타입 확산층(806)의 형성공정에서와 마찬가지로, 도 9c에서 보여지는 바와 같이 포토레지스트 마스크(816)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝시켜 추가 P 타입 확산층(820) 또한 상부 P 타입 확산층(814) 내에서 서로 이격되게 형성시켜 리플 형태로 형성되도록 한다.
위와 같은 상부 P 타입 확산층(814)내 추가 P 타입 확산층(820)의 형성 공정에 대해 A1-A2 절단선 방향에서의 대응되는 공정을 살펴보면, 도 8c에서와 같이 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역 내 A1-A2 절단선 방향에서는 포토레지스트 마스크(816)가 오픈되지 않아 도 9c에서 설명한 상부 P 타입 확산층(814)내 추가 P 타입 확산층(820)의 형성을 위한 보론 등의 P 타입 불순물 이온 주입 공정에서 P 타입 불순물의 이온 주입이 차단됨으로써, A1-A2 절단선 방향의 상부 P 타입 확산층(814)내에는 추가 P 타입 확산층(820)이 형성되지 않는다.
위와 같이 반도체 기판내 하부 P 타입 확산층(806)과 상부의 추가 P 타입 확산층(820)이 서로 엇갈리도록 형성시킨 이후, 반도체 기판상 게이트 전극(822)과 드레인 전극(824), 소오스 전극(826)을 형성시키면 도 10에서와 같은 구조의 접합형 전계 효과 트랜지스터가 형성된다.
위와 같이 본 발명에서는 하부 P 타입 확산층(806)과 상부 P 타입 확산층(814)내 추가 P 타입 확산층(820)을 서로 이격된 다수의 P 타입 확산층의 조합으로 리플 형태로 형성시키고, 하부 P 타입 확산층(806)과 상부의 추가 P 타입 확산층(820)이 x축 방향과 y방향으로 모두 서로 엇갈리도록 형성시킴으로써, 상부의 추가 P 타입 확산층(820)과 하부 P 타입 확산층(806)간 거리(d)가 대각선 방향으로 형성되어 종래에서 보다는 상대적으로 더 길게 형성될 수 있어 접합형 전계 효과 트랜지스터의 핀치오프의 제어가 보다 용이하도록 할 수 있다.
이때, 추가 P 타입 확산층(820)과 하부 P 타입 확산층(806)간의 거리(d)의 결정에는, 하부 P 타입 확산층(806)간 거리(DR2), 상부의 추가 P 타입 확산층(820)의 폭(width)(DR3)과 하부 P 타입 확산층(806)의 폭(DR1), 추가 P 타입 확산층(820)간 거리(DR4) 등의 요소가 작용하게 되며, 각각의 요소의 길이에 의해 상부의 추가 P 타입 확산층(820)과 하부 P 타입 확산층(806)간의 거리(d)를 조절할 수 있다.
즉, 활성 영역내 서로 이격된 다수의 P 타입 확산층으로 리플 형태의 P 타입 확산층을 형성하는 경우에는, 활성 영역내 하나의 P 타입 확산층을 형성하는 경우보다 각 P 타입 확산층의 이온 주입 깊이가 작게되어 상부의 추가 P 타입 확산층(820)과 하부 P 타입 확산층(806)간 거리(d)가 상대적으로 길게 형성됨으로써 핀치오프의 제어가 보다 용이하게 된다. 이에 따라, 종래 접합형 전계 효과 트랜지스터에서 하부 P 타입 확산층과 상부 P 타입 확산층간의 간 거리가 충분히 확보될 수 없어 핀치오프의 제어가 어려웠던 문제점을 해결할 수 있게 된다.
도 11은 본 발명의 다른 실시 예에 따른 접합형 전계 효과 트랜지스터의 구조 중 상부 P 타입 확산층만을 리플 형태로 형성시킨 접합형 전계 효과 트랜지스터의 평면도를 도시한 것으로, 상부 P 타입 확산층(top P-type layer)(958), 상부의 추가 P 타입 확산층(added P-type layer)(964) 그리고 활성 영역(active area)(900)이 도시된다.
도 12a 내지 도 12c는 본 발명에 따른 접합형 전계 효과 트랜지스터의 형성방법을 설명하기 위한 공정 순서도를 도시한 것이다.
이하 이들 도면을 참조하여 본 발명의 실시 예에 따른 접합형 전계 효과 트랜지스터 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 도 12a에서와 같이 반도체 기판상 P 타입 서브스트레이트층(950)의 상부에 N 타입 에피층을 성장시켜 N 타입 채널층(952)을 형성시킨 후, 상부 P 타입 확산층(958)의 형성을 위해 패터닝 형성된 포토레지스트 마스크(954)를 이용하여 N 타입 채널층(952)의 상부에 보론 등의 P 타입 불순물을 이온 주입(956)하여 상부 P 타입 확산층(958)을 형성시킨다.
이어, 도 12b에서와 같이 상부 P 타입 확산층(958)이 형성된 반도체 기판 상부에 다시 추가 P 타입 확산층(964)의 형성을 위한 포토레지스트 마스크(960)를 형성하고, 포토레지스트 마스크(960)를 이용하여 상부 P 타입 확산층(958)에 보론 등의 P 타입 불순물을 이온 주입(962)하여 추가 P 타입 확산층(964)을 형성시킨다.
이때, 상부 P 타입 확산층(958)내에 다시 추가 P 타입 확산층(964)을 형성함에 있어서 도 12b에서 보여지는 바와 같이 포토레지스트 마스크(960)가 반도체 기판상 일정 간격으로 오픈되도록 패터닝시켜 추가 P 타입 확산층(964)이 상부 P 타입 확산층(958) 내에서 서로 이격되게 형성시켜 리플 형태로 형성되도록 한다.
이어, 도 12c에서와 같이, 상부 P 타입 확산층(958)에 추가 P 타입 확산층(964)을 형성시킨 후, 반도체 기판상 게이트 전극(966)과 드레인 전극(968), 소오스 전극(970)을 형성시켜 접합형 전계 효과 트랜지스터를 형성시킨다.
위와 같이 본 발명에서는 상부 P 타입 확산층(958)내 추가 P 타입 확산층(964)을 서로 이격된 다수의 P 타입 확산층의 조합으로 리플 형태로 형성시킴으로써 상부의 추가 P 타입 확산층(964)과 하부 P 타입 서브스트레이트층(950)간의 거리(d)를 종래에서 보다는 상대적으로 더 길게 형성할 수 있어 접합형 전계 효과 트랜지스터의 핀치오프의 제어가 보다 용이하도록 할 수 있다.
이때, 추가 P 타입 확산층(964)과 하부 P 타입 서브스트레이층(950)간의 거리(d)의 결정에는, 상부의 추가 P 타입 확산층(964)간 거리(DR1)와 상부의 추가 P 타입 확산층(964)의 폭(width)(DR2) 등의 요소가 작용하게 되며, 각각의 요소의 길이에 의해 상부의 추가 P 타입 확산층(964)과 하부 P 타입 서브스트레이트층(950)간의 거리(d)를 조절할 수 있다.
즉, 활성 영역내 서로 이격된 다수의 P 타입 확산층으로 리플 형태의 P 타입 확산층을 형성하는 경우에는, 활성 영역내 하나의 P 타입 확산층을 형성하는 경우보다 각 P 타입 확산층의 이온 주입 깊이가 작게되어 상부의 추가 P 타입 확산층(964)과 반도체 기판 하부 P 타입 서브스트레이트층(950)간 거리(d)가 상대적으로 길게 형성됨으로써 핀치오프의 제어가 보다 용이하게 된다. 이에 따라, 종래 접합형 전계 효과 트랜지스터에서 하부 P 타입 서브스트레이트층과 상부 P 타입 확산층간의 간 거리가 충분히 확보될 수 없어 핀치오프의 제어가 어려웠던 문제점을 해결할 수 있게 된다.
상기한 바와 같이, 본 발명에서는 접합형 전계 효과 트랜지스터 및 제조방법에 있어서, 반도체 기판상 접합형 전계 효과 트랜지스터의 활성 영역에 형성되는 P 타입 확산층을 서로 이격되는 두 개 이상의 P 타입 확산층을 이용하여 리플 형태로 형성시킴으로써 접합형 전계 효과 트랜지스터의 채널 층의 마진을 보다 높게 확보함으로써 핀치오프의 제어가 용이하도록 한다.
또한, 본 발명에서는 위와 같이 접합형 전계 효과 트랜지스터의 P 타입 확산층을 리플 형태로 형성시킴에 있어서, P 타입 확산층의 생성 순서에 따라 해당 층을 생성하기 위한 추가의 마스크 공정이 필요하지 않으며, 기존 공정과 동일 마스크를 사용하여 형성할 수 있다. 즉, P 형으로된 마스크 공정의 레이아웃만 변경하여 접합형 전계 효과 트랜지스터의 게이트 영역에 적용함으로써 추가의 마스크 공정 없이 리플형태의 P 타입 확산층의 형성이 가능함으로써 접합형 전계 효과 트랜지스터 제조공정에 쉽게 적용할 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
400 : P 타입 서브스트레이트층 406 : 하부 P 타입 확산층
414 : 상부 P 타입 확산층 420 : 추가 P 타입 확산층
422 : 게이트 전극 424 : 드레인 전극
426 : 소오스 전극

Claims (20)

  1. 접합형 전계 효과 트랜지스터로서,
    반도체 기판의 하부 P 타입 서브스트레이트층과,
    상기 P 타입 서브스트레이트층의 상부에 활성 영역내 형성되는 N 타입 채널층과,
    상기 N 타입 채널층의 상부에 상기 활성 영역의 전체에 기설정된 깊이로 형성되는 상부 P 타입 확산층과,
    상기 상부 P 타입 확산층내 형성되는 리플 형태의 추가 P 타입 확산층과,
    상기 상부 P 타입 확산층의 상부에 형성되는 게이트 전극과,
    상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판상 형성되는 소오스 전극과 드레인 전극
    을 포함하는 접합형 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 리플 형태의 추가 P 타입 확산층은,
    상기 상부 P 타입 확산층내 서로 이격되게 복 수의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 N 타입 채널층은,
    상기 P 타입 서브스트레이트층의 상부에 N 타입 에피층을 성장시켜 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  4. 접합형 전계 효과 트랜지스터로서,
    반도체 기판상 상기 트랜지스터의 활성 영역내 하부에 형성되는 리플 형태의 하부 P 타입 확산층과,
    상기 활성 영역내 상기 하부 P 타입 확산층의 상부에 형성되는 N 타입 채널층과,
    상기 N 타입 채널층의 상부에 상기 활성 영역내 기설정된 깊이로 형성되는 상부 P 타입 확산층과,
    상기 상부 P 타입 확산층내 형성되는 리플 형태의 추가 P 타입 확산층과,
    상기 상부 P 타입 확산층의 상부에 형성되는 게이트 전극과,
    상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판상 형성되는 소오스 전극과 드레인 전극
    을 포함하는 접합형 전계 효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 N 타입 채널층은,
    상기 하부 P 타입 확산층이 포함된 반도체 기판에 N 타입 에피층을 성장시켜 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  6. 제 4 항에 있어서,
    상기 하부 P 타입 확산층은,
    상기 활성 영역내 상기 반도체 기판의 하부에 서로 이격되게 복수의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 추가 P 타입 확산층은,
    상기 상부 P 타입 확산층내 서로 이격되게 두 개 이상의 P 타입 확산층이 형성되어 이루어지는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  8. 제 7 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  9. 제 7 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층내 형성되는 각 P 타입 확산층은, 일정 폭을 가지고 상기 반도체 기판상 Y축 방향으로 일정 길이만큼 형성되며, 일정 간격으로 불연속하게 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  11. 제 4 항에 있어서,
    상기 하부 P 타입 확산층은,
    상기 활성 영역내 상기 반도체 기판의 하부의 일정 영역에 P 타입 불순물이 이온 주입되어 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  12. 제 4 항에 있어서,
    상기 추가 P 타입 확산층은,
    상기 상부 P 타입 확산층내 일정 영역에 P 타입 불순물이 이온 주입되어 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터.
  13. 접합형 전계 효과 트랜지스터를 형성하는 방법으로서,
    반도체 기판의 서브스트레이트층에 에피층 성장을 통해 N 타입 채널층을 형성시키는 단계와,
    상기 N 타입 채널층의 상부의 활성 영역에 이온 주입을 통해 기설정된 깊이로 상부 P 타입 확산층을 형성시키는 단계와,
    상기 상부 P 타입 확산층내 이온 주입을 통해 리플 형태의 추가 P 타입 확산층을 형성시키는 단계와,
    상기 상부 P 타입 확산층의 상부에 게이트 전극을 형성시키는 단계와,
    상기 활성 영역내 상기 상부 P 타입 확산층의 양쪽 반도체 기판에 소오스 전극과 드레인 전극을 각각 형성시키는 단계
    를 포함하는 접합형 전계 효과 트랜지스터 형성방법.
  14. 제 13 항에 있어서,
    상기 리플 형태의 추가 P 타입 확산층을 형성시키는 단계는,
    상기 상부 P 타입 확산층의 상부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와,
    상기 마스크를 이용하여 상기 상부 P 타입 확산층에 이온 주입 공정을 수행하여 서로 이격 위치된 복수의 P 타입 확산층을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
  15. 접합형 전계 효과 트랜지스터를 형성하는 방법으로서,
    반도체 기판상 활성 영역의 하부에 이온 주입을 통해 리플 형태의 하부 P 타입 확산층을 형성시키는 단계와,
    상기 하부 P 타입 확산층의 상부에 에피층의 성장을 통해 N 타입 채널층을 형성시키는 단계와,
    상기 N 타입 채널층의 상부에 상기 활성 영역내 이온 주입을 통해 기설정된 깊이로 상부 P 타입 확산층을 형성시키는 단계와,
    상기 상부 P 타입 확산층내 이온 주입 공정을 통해 리플 형태의 추가 P 타입 확산층을 형성시키는 단계와,
    상기 활성 영역내 상기 상부 P 타입 확산층의 상부에 게이트 전극을 형성시키는 단계와,
    상기 활성 영역을 격리시키는 양쪽 격리층과 이웃한 영역에 소오스 전극과 드레인 전극을 각각 형성시키는 단계
    를 포함하는 접합형 전계 효과 트랜지스터 형성방법.
  16. 제 15 항에 있어서,
    상기 리플 형태의 하부 P 타입 확산층을 형성시키는 단계는,
    상기 반도체 기판상 상기 활성 영역의 하부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와,
    상기 마스크를 이용하여 상기 반도체 기판상 이온 주입 공정을 수행하여 서로 이격 위치된 복수의 P 타입 확산층을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
  17. 제 15 항에 있어서,
    상기 리플 형태의 추가 P 타입 확산층을 형성시키는 단계는,
    상기 상부 P 타입 확산층의 상부에 일정 간격으로 오픈된 패턴의 마스크를 형성시키는 단계와,
    상기 마스크를 이용하여 상기 상부 P 타입 확산층에 이온 주입 공정을 수행하여 서로 이격 위치된 복수의 P 타입 확산층을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
  18. 제 17 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
  19. 제 17 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층내 각 P 타입 확산층은, 일정 폭을 가지고 상기 반도체 기판상 Y축 방향으로 일정 길이만큼 형성되며, 일정 간격으로 불연속하게 형성되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
  20. 제 19 항에 있어서,
    상기 하부 P 타입 확산층과 상기 추가 P 타입 확산층에 대응되게 형성되는 각 P 타입 확산층은, 서로 엇갈리도록 위치되는 것을 특징으로 하는 접합형 전계 효과 트랜지스터 형성방법.
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