WO2014079381A1 - 一种结型场效应晶体管及其制备方法 - Google Patents

一种结型场效应晶体管及其制备方法 Download PDF

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王琼
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无锡华润上华半导体有限公司
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Definitions

  • the present invention is in the field of junction field effect transistor (JFET) technology, and relates to a junction field effect transistor capable of adjusting its pinch-off voltage by adjusting the width of a well forming a vertical channel.
  • JFET junction field effect transistor
  • junction field effect transistors are widely used in the design of various analog circuits, such as amplifier circuits, bias or buck circuits, startup circuits, variable resistors, and so on.
  • the pinch-off voltage of the junction field effect transistor also called the breakdown voltage
  • One of the objects of the present invention is to provide a junction field effect transistor in which the pinch-off voltage is easily adjusted.
  • the present invention provides the following technical solutions.
  • a junction field effect transistor comprising: forming a buried layer of a first conductivity type on a substrate;
  • a second well of a second conductivity type formed in the epitaxial layer on both sides of the first well in the width direction and adjacent thereto, the second well being taken out to form a gate;
  • the channel direction of the junction field effect transistor is substantially perpendicular to the surface of the substrate
  • the first well and the third well are electrically connected by the buried layer;
  • the first conductivity type and the second conductivity type are opposite each other.
  • a junction field effect transistor according to the present invention wherein a width of the first well is set to adjust a pinch-off voltage of the junction field effect transistor.
  • a junction field effect transistor according to an embodiment of the invention, wherein the width of the first well is set in a range from 0.8 ⁇ m to 1.2 ⁇ m.
  • the length of the channel is substantially equal to the thickness of the epitaxial layer.
  • the second well is two, which are respectively located on both sides in the width direction of the first well.
  • the electrical signal is biased on the gate to reverse bias the PN junction formed between the first well and the second well,
  • the magnitude of the electrical signal biased on the gate is adjusted to adjust the width of the depletion region of the corresponding PN junction in the first well.
  • the width of the first well is substantially equal to the width of the depletion region.
  • the doping concentration of the buried layer may range from 1E15/cm 3 to 1E19/cm 3 . Further, the doping concentration of the first well may range from 1E15/cm 3 to 1E18/cm 3 .
  • the doping concentration of the second well may range from 1E15/cm 3 to 1E18/cm 3 .
  • the doping concentration of the third well may range from 1E15/cm 3 to 1E18/cm 3 .
  • the doping concentration of the first well is lower than the doping concentration of the second well.
  • a junction field effect transistor is provided, wherein the third well is located on both sides of a width direction of the second well and is adjacent thereto.
  • a method of fabricating a junction field effect transistor wherein, in the step of forming a source, a gate, and a drain, respectively patterning doping on the first well, the second well, and the third well A source lead-out region, a gate lead-out region, and a drain lead-out region are formed.
  • a method of fabricating a junction field effect transistor wherein a doping concentration of the first well and the third well is the same, and the first well and the third well pass synchronous patterning Doping is formed.
  • the doping concentration of the first well is lower than the doping concentration of the second well.
  • the technical effect of the present invention is that it is convenient to form a channel perpendicular to the surface of the substrate in the first well, and the second well is adjacent to and adjacent to both sides in the width direction of the first well, and the conductivity type is opposite. Adjust the channel. Therefore, the pinch-off voltage parameter of the junction field effect transistor of the present invention can be controlled by the width parameter of the first well, and the width of the first well can be set by layout to conveniently adjust the pinch-off voltage, and the pinch-off voltage The adjustment range is large, which is convenient for the compatible preparation of the junction field effect transistor which realizes different pinch-off voltages in the same chip, and the preparation process is simple.
  • Figure 1 is a schematic cross-sectional view showing a junction field effect transistor in accordance with an embodiment of the present invention.
  • Fig. 2 is a view showing the Id-Vg curve of the junction field effect transistor of the embodiment shown in Fig. 1.
  • Fig. 3 is a view showing the Id-Vd curve of the junction field effect transistor of the embodiment shown in Fig. 1.
  • Fig. 4 is a flow chart showing the method of fabricating the junction field effect transistor of the embodiment shown in Fig. 1.
  • 5 to 8 are schematic views showing changes in the corresponding sectional structure based on the flow of the preparation method shown in Fig. 4. detailed description
  • FIG. 1 is a schematic cross-sectional view showing a junction field effect transistor according to an embodiment of the present invention.
  • the direction perpendicular to the substrate surface is defined as the z direction
  • the direction parallel to the substrate surface and over the channel width is defined as the X direction.
  • the junction field effect transistor 10 is specifically an N-type junction field effect transistor in this example, which may be, but is not limited to, formed on a P-doped semiconductor substrate 11, the upper surface of which is patterned and doped Buried layer 111, the buried layer 111 is N-type doped, which is opposite to the doping type of the semiconductor substrate 11, and its doping concentration is relatively high, for example, the concentration range of the buried layer 111 is lE15 /cm 3 to lE19/cm 3 , for example, 4E18/cm 3 .
  • an epitaxial layer 12 having a thickness L1 is grown in the z direction, and in the epitaxial layer 12, patterning doping forms an N well (i.e., N conductive type) 121, a P well (i.e., a P conductive type) 122a. And 122b, and N-well (i.e., N-conductivity types) 123a and 123b.
  • N well 121 is taken out to form a source
  • the P wells 122a and 122b are taken out to form a gate
  • the N wells 123a and 123b are taken out to form a drain; specifically, the Doping concentration on the N well 121 is relatively higher than the doping concentration.
  • the source lead-out region (N+) 1211 of the N-well 121 is doped in the P-wells 122a and 122b, respectively, to form gate lead-out regions (P+) 1221a and 1221b having a relatively higher doping concentration than the P well, and are doped in the N wells 123a and 123b.
  • the dopings respectively form a drain extraction region (N+) 1231a and 1231b having a relatively higher doping concentration than the N well.
  • the N well 121, the P wells 122a and 122b, and the N wells 123a and 123b are formed by vertical doping, and each well penetrates the epitaxial layer 12 substantially in the direction, so that the thickness thereof is substantially It is equal to the thickness L1 of the epitaxial layer 12.
  • P wells 122a and 122b are formed on adjacent sides of the N well 121 in the x direction, and doping of the P wells 122a and 122b is concentrated The degrees are the same and the conductivity type is opposite to that of the adjacent N-well 121.
  • the P-wells 122a and 122b are in contact with the N-well 121 to form a PN junction, respectively, when a reverse bias voltage is applied across the PN junction (eg, gate bias). Negative voltage), the depletion region of the PN junction is broadened, and as the reverse bias voltage increases, the depletion region of a corresponding junction in the germanium well 121 is broadened to contact with the depletion region of the other junction At this time, the channel is substantially pinched off, and its effective width is 0 (the effective width of the channel is equal to its width minus the width of the depletion region), and the corresponding reverse bias voltage is also defined as the junction field when pinched off.
  • the pinch-off voltage of the effect transistor Therefore, the vertical channel formed in the germanium well 121 (shown by the dashed arrow in the figure) will substantially disappear when the gate is biased to the pinch-off voltage.
  • the pinch-off voltage Vp of the junction field effect transistor 10 is at least determined by
  • the width W of the N-well 121 the larger the width W, the larger the absolute value of the pinch-off voltage Vp (the less likely it is to be pinched off), and conversely, the smaller the absolute value of the pinch-off voltage Vp is, and the width W can be blended in the pattern.
  • the N-well 121 is formed by impurities, it is very convenient to adjust the setting by layout, and therefore, the pinch-off voltage Vp of the junction field effect transistor 10 of this embodiment is very easy to adjust, and can be set differently in the same chip.
  • W a junction field effect transistor that forms a plurality of different pinch-off voltages.
  • the doping concentration of the N well 121 ranges from 1E15/cm 3 to 1E18/cm 3 , for example, 4E16 /cm 3
  • the doping concentration of the P wells 122a and 122b ranges from 1E15/cm 3 to 1E18 / Cm 3 , for example, 7E17/cm 3
  • the width W may be set in the range of 0.8 ⁇ m to 1.2 ⁇ m, and the pinch-off voltage Vp is correspondingly varied in the range of -0.6 V to -2.6 V. It should be understood that the above width W and the setting of the corresponding pinch-off voltage Vp are merely exemplary, and those skilled in the art can specifically set the corresponding width W parameters according to the above teachings and teachings.
  • the doping concentration of the N well 121 may be lower than the doping concentration of the P wells 122a and 122b, so that when both of the PN junctions are formed and the PN junctions are reverse biased, the depletion region in the N well is further Thick, its widening effect is also more significant. Therefore, it is also possible to adjust the pinch-off voltage of the JEFT by setting the concentration parameter of the N-well 121, and the adjustment setting is more convenient.
  • N wells 123a and 123b are respectively located on both sides of the P wells 122a and 122b in the X direction, N well 123a is adjacent to P well 122a, N well 123b is adjacent to P well 122b, and N wells 123a and 123b are
  • the doping concentration may be the same, and the doping concentration ranges from 1E15/cm 3 to 1E18/cm 3 , for example, 4E16 /cm 3 .
  • the buried layers 111 between the N wells 123a and 123b and the N well 121 are electrically connected (electrically connected between the N well 121 and the buried layer 111).
  • the N wells 123a and 123b are vertically drawn from the buried layer 111.
  • the drain When the drain is applied with a voltage bias, electrons can flow from the source to the drain via the vertical channel, buried layer, N-well 123a or 123b of the N-well 121 (as indicated by the dashed arrow in FIG. 1).
  • the breakdown voltage of the junction field effect transistor 10 mainly depends on the withstand voltage capability of the junction formed by the P well 122a (or 122b) and the N well 123a (or 123b), which is generally Can meet the pressure requirements above 40V.
  • the buried layer 111 and the N wells 123a and 123b can also form isolation rings of the N well 121 and the P wells 122a and 122b, which are convenient for meeting the requirements of different circuit designs.
  • the junction field effect transistor 10 of the embodiment shown in Fig. 1 can adjust its pinch-off voltage Vp by setting the width.
  • Fig. 2 is a view showing the Id-Vg curve of the junction field effect transistor of the embodiment shown in Fig. 1.
  • the pinch-off voltages are approximately -0.6 V, -1.6 V, and -2.6 V, respectively.
  • Fig. 3 is a view showing the Id-Vd curve of the junction field effect transistor of the embodiment shown in Fig. 1.
  • an isolation layer 125 for isolation may be disposed between the respective well regions of the epitaxial layer 12.
  • the isolation layer 125 may be, but not limited to, a shallow trench isolation layer (STI).
  • the isolation layer 125 can also be formed by LOCOS isolation.
  • Fig. 4 is a flow chart showing the process of preparing the junction field effect transistor of the embodiment shown in Fig. 1.
  • 5 to 8 are schematic views showing changes in the structure of the corresponding sections based on the flow of the preparation method shown in Fig. 4. The process of preparing the junction field effect transistor of the embodiment shown in Fig. 1 will be described below with reference to Figs. 5 to 8.
  • step S310 patterning is performed on the substrate to form a buried layer.
  • a P-type semiconductor substrate 11 having a certain doping concentration is selected, and a buried layer 111 is patterned thereon, and the buried layer 111 is of an N-type conductivity type, and its doping concentration is relatively high (for example, The doping concentration is higher than the doping concentration of the N well 121).
  • step S320 an epitaxial layer is epitaxially grown on the buried layer of the substrate.
  • the buried layer 111 is formed on the upper surface layer of the semiconductor substrate 111, on which the epitaxial layer 12 can be formed by an epitaxial growth process, and the thickness L1 of the epitaxial layer 12 can be formed as needed for the junction field effect transistor 10
  • the vertical channel length is set to a size, and the specific thickness, formation process, and the like are not limitative.
  • step S330 patterning is performed on the epitaxial layer to form a first well, a second well, and a third well. As shown in FIG.
  • the first well, the second well, and the third well are an N well 121, P wells 122a and 122b, and N wells 123a and 123b, respectively, and the N well 121 is used to form a channel perpendicular to the surface of the substrate,
  • the P wells 122a and 122b are adjacent to the N well 121 for modulating the channel, and the N wells 123a and 123b are for drawing out the buried layer 111 which forms the drain terminal, and then drawing thereon to form the drain.
  • the N well 121, the P wells 122a and 122b, and the N wells 123a and 123b may each be vertically patterned doped, and doping substantially penetrates the epitaxial layer 12 in the z direction and terminates on the surface of the buried layer 111, thus the N well 121 and the P well
  • the widths of 122a and 122b and N-wells 123a and 123b are easily set by layout, especially for N-well 121, and the width W can be easily adjusted by layout, so that the pinch-off voltage can be easily adjusted.
  • the N well 121 and the N wells 123a and 123b are of the same conductivity type, and the doping concentrations between them may be the same or different.
  • the N well 121 and the N wells 123a and 123b may be patterned synchronously. Doping is formed.
  • the patterning doping sequence between the N well 121, the N wells 123a and 123b, and the P wells 122a and 122b is not limited, and the specific doping method is not limited.
  • the ion implantation method may be selected. Doping.
  • a source, a gate and a drain are respectively formed on the first well, the second well and the third well.
  • doping on the N well 121 forms a source lead-out region (N+) 1211 having a relatively higher doping concentration than the N well 121, and doping in the P wells 122a and 122b respectively.
  • the impurity concentration is relatively higher than the gate lead-out regions (P+) 1221a and 1221b of the P well, and the doping concentrations of the N wells 123a and 123b are respectively formed to be higher than the drain lead regions (N+) 1231a and 1231b of the N well, and then A metal electrode is formed on the source lead-out region 1211 to extract a source (Source), and a metal electrode is simultaneously formed on the gate lead-out regions 1221a and 1221b to form a gate (Gate) on the drain lead-out regions 1231a and 1231b. At the same time, a metal electrode is formed to lead to form a drain (Drain).
  • an isolation layer 125 on the upper surface of the epitaxial layer 12 may also be formed between the respective well regions.
  • the junction field effect transistor 10 of the embodiment shown in Fig. 1 is basically formed.
  • the N-type (N-channel) junction field effect transistor is taken as an example to illustrate the structural features and the preparation method thereof.
  • Those skilled in the art can also It is analogously applied to the structural arrangement and fabrication method of a P-type (P-channel) junction field effect transistor (for example, the first well, the second well, and the third well respectively), and also has a pinch-off voltage.
  • the advantages of adjustment setting, large adjustment range and simple preparation process. The above examples mainly illustrate the junction field effect transistor of the present invention and a method of fabricating the same.

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Abstract

提供一种结型场效应晶体管（JFET）及其制备方法，属于结型场效应晶体管技术领域。该JFET包括：在衬底（11）上形成第一导电类型的埋层（111）；在埋层（111）上外延生长形成外延层（12）；在外延层（12）中形成的用于形成沟道的第一导电类型的第一阱，第一阱被引出形成源极；在外延层中形成的、位于第一阱的宽度方向的两侧并与其部接的第二导电类型的第二阱，第二阱被引出形成栅极；以及在外延层中形成的第一导电类型的第三阱，第三阱被引出形成漏极；其中，JFET的沟道方向基本垂直于衬底（11）表面；JFET在导通时，第一阱与第三阱之间通过埋层电性连接导通；第一导电类型与所述第二导电类型互为相反。该JFET的夹断电压具有易于调节设置、制备工艺简单的特点。

Description

一种结型场效应晶体管及其制备方法
技术领域
本发明属于结型场效应晶体管 （JFET ) 技术领域， 涉及可通过调 节形成垂直沟道的阱的宽度大小来调节其夹断电压（ Pinch- off Voltage ) 的结型场效应晶体管。 背景技术
结型场效应晶体管广泛应用于各类模拟电路的设计， 例如:放大器 电路、 偏压或降压电路、 启动电路、 可变电阻等等。 对于日渐兴起的 高压半导体集成电路而言， 为满足诸如电源管理芯片中不同工作电压 器件的需求， 提高结型场效应晶体管的夹断电压 （也称为崩溃电压） 来满足更多的电源管理芯片的需求， 成为一个新的研究课题。
现有技术的结型场效应晶体管结构中， 其夹断电压的调节需要额 外的增加 Mask (掩膜版） 并通过额外的注入实现， 也大大增加了其工 艺成本及制造的复杂性， 并且在同一芯片中， 难以同时实现各种不同 夹断电压的结型场效应晶体管的制备。 发明内容
本发明的目的之一在于， 提出一种夹断电压易于调节设置的结型 场效应晶体管。
本发明的又一目的在于， 降低结型场效应晶体管的制备工艺复杂 性。
为实现以上目的或者其他目的， 本发明提供以下技术方案。
按照本发明的一方面， 提供一种结型场效应晶体管， 其包括： 在衬底上形成第一导电类型的埋层；
在所述埋层上外延生长形成的外延层；
在外延层中形成的用于形成沟道的第一导电类型的第一阱， 所述 第一阱被引出形成源极；
在外延层中形成的、 位于所述第一阱的宽度方向的两侧并与其邻 接的第二导电类型的第二阱， 所述第二阱被引出形成栅极； 以及
在外延层中形成的第一导电类型的第三阱， 所述第三阱被引出形 成漏极；
其中， 所述结型场效应晶体管的沟道方向基本垂直于所述衬底表 面；
所述结型场效应晶体管在导通时， 所述第一阱与所述第三阱之间 通过所述埋层电性连接导通；
所述第一导电类型与所述第二导电类型互为相反。
按照本发明的结型场效应晶体管， 其中， 设置所述第一阱的宽度 以调节所述结型场效应晶体管的夹断电压。
按照本发明一实施例的结型场效应晶体管， 其中， 所述第一阱的 宽度在 0.8微米至 1.2微米的范围内设置。
优选地， 所述沟道的长度基本等于所述外延层的厚度。
在之前所述任意实施例的结型场效应晶体管中， 优选地， 所述第 二阱为两个， 其分别位于所述第一阱的宽度方向的两侧。
在之前所述任意实施例的结型场效应晶体管中， 在所述栅极上偏 置电信号以使所述第一阱与所述第二阱之间形成的 PN结反向偏置，通 过调节所述栅极上偏置的电信号大小以调节所述第一阱中所对应的 PN结的耗尽区的宽度。
进一步， 所述栅极上偏置夹断电压时， 所述栅极上偏置夹断电压 时， 所述第一阱的宽度基本等于所述耗尽区的宽度。
进一步， 所述埋层的掺杂浓度范围可以为 lE15/cm3至 lE19/cm3。 进一步， 所述第一阱的掺杂浓度范围可以为 lE15/cm3至 lE18/cm3。
进一步，所述第二阱的掺杂浓度范围可以为 lE15/cm3至 lE18/cm3。 进一步，所述第三阱的掺杂浓度范围可以为 lE15/cm3至 lE18/cm3。 优选地， 所述第一阱的掺杂浓度低于所述第二阱的掺杂浓度。 按照本发明还一实施例的结型场效应晶体管， 其中， 所述第三阱 位于所述第二阱的宽度方向的两侧并与其邻接。
按照本发明的又一方面， 提供一种制备以上所述及的结型场效应 晶体管的方法， 其包括步骤：
在衬底上构图掺杂形成埋层；
在所述衬底的埋层上外延生长形成外延层；
在所述外延层上构图掺杂形成所述第一阱、 第二阱和第三阱； 以 及 在所述第一阱、 第二阱和第三阱上分别引出形成源极、 栅极和漏 极。
按照本发明一实施例的结型场效应晶体管的制备方法， 其中， 在 引出形成源极、 栅极和漏极步骤中， 所述第一阱、 第二阱和第三阱上 分别构图掺杂形成有源极引出区、 栅极引出区和漏极引出区。
按照本发明还一实施例的结型场效应晶体管的制备方法， 其中， 所述第一阱和所述第三阱的掺杂浓度相同， 所述第一阱和所述第三阱 通过同步构图掺杂形成。
优选地， 所述第一阱的掺杂浓度低于所述第二阱的掺杂浓度。 本发明的技术效果是， 通过在第一阱中形成方向垂直于衬底表面 的沟道， 并且， 第二阱在第一阱的宽度方向的两侧并与其邻接， 导电 类型相反， 其可以方便地调节沟道。 因此， 本发明的结型场效应晶体 管的夹断电压参数可以受第一阱的宽度参数控制， 通过布图来设置第 一阱的宽度即可方便地调节设置夹断电压大小， 且夹断电压调节范围 大， 方便在同一芯片中实现不同夹断电压的结型场效应晶体管的兼容 制备， 并且制备工艺简单。 附图说明
从结合附图的以下详细说明中， 将会使本发明的上述和其他目的 及优点更加完全清楚， 其中， 相同或相似的要素采用相同的标号表示。
图 1 是按照本发明一实施例的结型场效应晶体管的截面结构示意 图。
图 2是图 1所示实施例的结型场效应晶体管的 Id-Vg曲线示意图。 图 3是图 1所示实施例的结型场效应晶体管的 Id-Vd曲线示意图。 图 4是制备图 1所示实施例的结型场效应晶体管的方法流程示意 图。
图 5至图 8是基于图 4所示制备方法流程的相应截面结构变化示 意图。 具体实施方式
下面介绍的是本发明的多个可能实施例中的一些， 旨在提供对本发 明的基本了解， 并不旨在确认本发明的关键或决定性的要素或限定所要 保护的范围。 容易理解， 根据本发明的技术方案， 在不变更本发明的实 质精神下， 本领域的一般技术人员可以提出可相互替换的其他实现方式。 因此， 以下具体实施方式以及附图仅是对本发明的技术方案的示例性说 明， 而不应当视为本发明的全部或者视为对本发明技术方案的限定或限 制。
在附图中， 为了清楚起见， 夸大了层和区域的厚度， 并且， 由于 刻蚀引起的圆润等形状特征未在附图中示意出。 在描述中， 使用方向 性术语 （例如 "上" 、 "下" 等） 以及类似术语描述的各种实施方式 的部件表示附图中示出的方向或者能被本领域技术人员理解的方向。 这些方向性术语用于相对的描述和澄清， 而不是要将任何实施例的定 向限定到具体的方向或定向。
图 1 所示为按照本发明一实施例的结型场效应晶体管的截面结构 示意图。 在该实施例中， 为方便不说明， 以垂直于衬底表面的方向定 义为 z方向， 以平行于衬底表面且在沟道宽度上的方向定义为 X方向。 结型场效应晶体管 10在该示例中具体地为 N型结型场效应晶体管，其 可以但不限于形成于在 P-掺杂的半导体衬底 11上， 半导体衬底 11的 上表层被构图掺杂形成埋层 （Buried Layer ) 111 , 埋层 111为 N型掺 杂，其与半导体衬底 11为相反的掺杂类型，并且其掺杂浓度相对较高， 例如，埋层 111的浓度范围为 lE15 /cm3至 lE19/cm3,例如， 4E18/cm3。 在埋层 111上， 沿 z方向生长形成了厚度为 L1的外延层 12, 在外延层 12中， 构图掺杂形成了 N阱 （即 N导电类型） 121、 P阱 （即 P导电 类型） 122a和 122b、 以及 N阱（即 N导电类型） 123a和 123b。 其中， N阱 121被引出形成源极、 P阱 122a和 122b被引出形成栅极、 N阱 123a和 123b被引出形成漏极； 具体地， 在 N阱 121上掺杂形成掺杂 浓度相对高于 N阱 121的源极引出区（N+ ) 1211 ,在 P阱 122a和 122b 掺杂分别形成掺杂浓度相对高于 P 阱的栅极引出区 （P+ ) 1221a 和 1221b,在 N阱 123a和 123b掺杂分别形成掺杂浓度相对高于 N阱的漏 极引出区 （N+ ) 1231a和 1231b。
继续如图 1所示， 在该实施例中， N阱 121、 P阱 122a和 122b、 N阱 123a和 123b是通过垂直掺杂形成， 每个阱基本在方向贯穿外延 层 12, 从而其厚度基本等于外延层 12的厚度 Ll。 在 N阱 121的 x方 向的相邻两侧分别形成 P阱 122a和 122b, P阱 122a和 122b的掺杂浓 度相同并且其导电类型与邻接的 N阱 121 的导电类型相反， 因此， P 阱 122a和 122b与 N阱 121接触分别形成 PN结，在 PN结两端加反偏 电压时（例如栅极偏置负电压） ， PN结的耗尽区会展宽， 随着反偏电 压的增大，Ν阱 121中所对应的一个 ΡΝ结的耗尽区会展宽至与另一个 ΡΝ结的耗尽区相接触， 此时沟道基本被夹断， 其有效宽度为 0 (沟道 的有效宽度等于其宽度减去耗尽区的宽度） ， 被夹断时对应的反偏电 压也被定义为该结型场效应晶体管的夹断电压。 因此， Ν阱 121中形 成的垂直沟道（如图中虚线箭头所示） 在栅极被偏置为夹断电压时， 其将基本消失。
在该实施例中， 结型场效应晶体管 10的夹断电压 Vp至少决定于
N阱 121的宽度 W, 宽度 W越大， 夹断电压 Vp的绝对值越大（越不 容易被夹断） ， 反之， 夹断电压 Vp的绝对值越小； 而其宽度 W可以 在构图掺杂形成 N阱 121时， 非常方便地通过布局 （Layout ) 布图调 节设置， 因此， 该实施例的结型场效应晶体管 10的夹断电压 Vp非常 容易调节， 并且在同一芯片中可以通过设置不同的 W、 形成多个不同 夹断电压的结型场效应晶体管。 在该实施例中， N阱 121 的掺杂浓度 范围为 lE15/cm3至 lE18/cm3, 例如， 4E16 /cm3, P阱 122a和 122b 的掺杂浓度范围为 lE15/cm3至 1E18 /cm3, 例如， 7E17/cm3; 宽度 W 可以在 0.8微米至 1.2微米的范围内设置，其夹断电压 Vp相应地在 -0.6V 至 -2.6V的范围内变化。 需要理解的是， 以上宽度 W 以及相应夹断电 压 Vp 的设置仅是示例性的， 本领域技术人员可以根据以上教导和启 示， 具体设置相应的宽度 W参数。
在一优选实例中， 也可以设置 N阱 121的掺杂浓度低于 P阱 122a 和 122b的掺杂浓度， 从而， 二者在形成 PN结并且 PN结反偏时， N 阱中耗尽区更厚， 其展宽效应也更显著。 因此， 也可以通过设置 N阱 121的浓度参数， 来调节设置该 JEFT的夹断电压， 其调节设置更显方 便。
继续如图 1所示， N阱 123a和 123b分别位于 P阱 122a和 122b 的 X方向的两侧， N阱 123a与 P阱 122a邻接， N阱 123b与 P阱 122b 邻接， N 阱 123a 和 123b 的掺杂浓度可以相同， 其掺杂浓度范围为 lE15/cm3至 lE18/cm3,例如， 4E16 /cm3。 N阱 123a和 123b与 N阱 121 之间埋层 111电性连接（N阱 121与埋层 111之间可电性连接） ， 因 此， 也可以理解为 N阱 123a和 123b是从埋层 111垂直引出的。 在漏 极外加电压偏置时， 电子可以经由 N阱 121的垂直沟道、 埋层、 N阱 123a或 123b, 从源极流向漏极（如图 1中虚线箭头所示） 。 需要说明 的是， 在漏极偏置高压时， 结型场效应晶体管 10的崩溃电压主要取决 于 P阱 122a (或 122b )与 N阱 123a (或 123b )形成的结的耐压能力， 其一般能满足高于 40V的耐压需求。 并且， 埋层 111与 N阱 123a和 123b还可以形成 N阱 121、 P阱 122a和 122b的隔离环， 方便满足不 同电路设计的要求。
如图 1所示实施例的结型场效应晶体管 10可以通过设置宽度调节 其夹断电压 Vp。 图 2 所示为图 1 所示实施例的结型场效应晶体管的 Id-Vg曲线示意图。 在宽度 W分别在 0.8um、 1.0um、 1.2um时， 其夹 断电压大致分别在 -0.6V、 -1.6V、 -2.6V。 并且， 栅极上偏置电信号 Vg 时， 通过 P阱 122a和 122b调制 N阱 121的有效宽度以调节其导通电 阻， 从而使电流 Id随之变化（在 Vd—定的情况下）； 在 Vg基本等于 夹断电压时， N阱 121的有效宽度被 P阱 122a和 122b调制为 0。 图 3 所示为图 1所示实施例的结型场效应晶体管的 Id-Vd曲线示意图。
继续如图 1所示， 优选地， 在外延层 12的各个阱区之间， 可以设 置有用于隔离的隔离层 125 , 例如， 隔离层 125可以但不限于为浅沟槽 隔离层 （STI ) , 隔离层 125也可用 LOCOS隔离方式形成。
图 4所示为制备图 1所示实施例的结型场效应晶体管的方法流程 示意图。 图 5至图 8所示为基于图 4所示制备方法流程的相应截面结 构变化示意图。 以下结合图 5至图 8, 说明图 1所示实施例的结型场效 应晶体管的制备方法过程。
首先， 步骤 S310, 在衬底上构图掺杂形成埋层。 如图 5所示， 选 择一定掺杂浓度的 P型半导体衬底 11 , 在其上构图掺杂形成埋层 111 , 埋层 111为 N型导电类型， 其掺杂浓度相对较高 （例如， 其掺杂浓度 高于 N阱 121的掺杂浓度） 。
进一步， 步骤 S320, 在衬底的埋层上外延生长形成外延层。 如图 6所示， 埋层 111形成在半导体衬底 111的上表层， 在其上可以通过外 延生长工艺形成外延层 12, 外延层 12的厚度 L1可以根据需要形成的 结型场效应晶体管 10的垂直沟道长度大小来设置， 其具体厚度大小、 形成工艺等不是限制性的。 进一步， 步骤 S330, 在所述外延层上构图掺杂形成第一阱、 第二 阱和第三阱。 如图 7所示， 第一阱、 第二阱和第三阱分别为 N阱 121、 P阱 122a和 122b、 N阱 123a和 123b, N阱 121用于形成垂直于衬底 表面的沟道， P阱 122a和 122b邻接于 N阱 121用于调制沟道， N阱 123a和 123b用于引出形成漏端的埋层 111、进而在其上引出形成漏极。 N阱 121、 P阱 122a和 122b、 N阱 123a和 123b均可以垂直构图掺杂， 其掺杂基本在 z方向上贯通外延层 12并在埋层 111表面上终止， 因此 N阱 121、 P阱 122a和 122b、 N阱 123a和 123b的宽度均容易通过布 图 （Layout ) 来方便设置， 尤其是对于 N阱 121 , 其宽度 W可以通过 布图方便地调整设置， 从而夹断电压方便调节。 N阱 121、 N 阱 123a 和 123b为相同导电类型，它们之间的掺杂浓度可以相同也可以不相同， 在掺杂浓度相同的情况下， N阱 121、 N阱 123a和 123b可以同步地构 图掺杂形成。 但是， N阱 121、 N阱 123a和 123b、 P阱 122a和 122b 三者之间的构图掺杂顺序不是限制性的， 各自的具体掺杂方法也不是 限制性的， 例如， 可以选择离子注入方法掺杂。
进一步， 步骤 S340, 在第一阱、 第二阱和第三阱上分别引出形成 源极、 栅极和漏极。 如图 8所示， 在该实施例中， 在 N阱 121上掺杂 形成掺杂浓度相对高于 N阱 121的源极引出区（N+ )1211 ,在 P阱 122a 和 122b掺杂分别形成掺杂浓度相对高于 P阱的栅极引出区（P+ ) 1221a 和 1221b, 在 N阱 123a和 123b掺杂分别形成掺杂浓度相对高于 N阱 的漏极引出区 （N+ ) 1231a和 1231b, 然后在源极引出区 1211上形成 金属电极以引出形成源极 ( Source )、 在栅极引出区 1221a和 1221b上 同时形成金属电极以引出形成栅极 （Gate ) 、 在漏极引出区 1231a 和 1231b上同时形成金属电极以引出形成漏极（Drain ) 。 在该实施例中， 还可以在各个阱区之间形成位于外延层 12的上表面的隔离层 125。 至 此， 图 1所示实施例的结型场效应晶体管 10基本形成。
需要说明的是， 以上所示实施例中以 N型 （N型沟道） 结型场效 应晶体管为示例说明了其结构特征和制备方法， 本领域技术人员在以 上教导和启示下， 同样可以将其类推地应用到 P型（P型沟道）结型场 效应晶体管的结构设置和制备方法中 （例如， 第一阱、 第二阱、 第三 阱分别对应） ， 并且同样具有夹断电压易于调节设置、 调节范围大、 制备工艺简单的优点。 以上例子主要说明了本发明的结型场效应晶体管及其制备方法， 尽管只对其中一些本发明的实施方式进行了描述， 但是本领域普通技 术人员应当了解， 本发明可以在不偏离其主旨与范围内以许多其他的 形式实施。 因此， 所展示的例子与实施方式被视为示意性的而非限制 性的， 在不脱离如所附各权利要求所定义的本发明精神及范围的情况 下， 本发明可能涵盖各种的修改与替换。

Claims

权利要求
1. 一种结型场效应晶体管， 其特征在于， 包括：
在衬底上形成第一导电类型的埋层；
在所述埋层上外延生长形成的外延层；
在外延层中形成的用于形成沟道的第一导电类型的第一阱， 所述 第一阱被引出形成源极；
在外延层中形成的、 位于所述第一阱的宽度方向的两侧并与其邻 接的第二导电类型的第二阱， 所述第二阱被引出形成栅极； 以及
在外延层中形成的第一导电类型的第三阱， 所述第三阱被引出形 成漏极；
其中， 所述结型场效应晶体管的沟道方向基本垂直于所述衬底表 面；
所述结型场效应晶体管在导通时， 所述第一阱与所述第三阱之间 通过所述埋层电性连接导通；
所述第一导电类型与所述第二导电类型互为相反。
2. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 设置所 述第一阱的宽度以调节所述结型场效应晶体管的夹断电压。
3. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 一阱的宽度在 0.8微米至 1.2微米的范围内设置。
4. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述沟 道的长度基本等于所述外延层的厚度。
5. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 二阱为两个， 其分别位于所述第一阱的宽度方向的两侧。
6. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 在所述 栅极上偏置电信号以使所述第一阱与所述第二阱之间形成的 PN 结反 向偏置， 通过调节所述栅极上偏置的电信号大小以调节所述第一阱中 所对应的 PN结的耗尽区的宽度。
7. 如权利要求 6所述的结型场效应晶体管， 其特征在于， 所述栅 极上偏置夹断电压时， 所述第一阱的宽度基本等于所述耗尽区的宽度。
8. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述埋 层的掺杂浓度范围为 lE15/cm3至 lE19/cm3。
9. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 一阱的掺杂浓度范围为 lE15/cm3至 lE18/cm3。
10. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 二阱的掺杂浓度范围为 lE15 /cm3至 lE18 /cm3。
11. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 三阱的掺杂浓度范围为 lE15/cm3至 1E18 /cm3。
12. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 一阱的掺杂浓度低于所述第二阱的掺杂浓度。
13. 如权利要求 1所述的结型场效应晶体管， 其特征在于， 所述第 三阱位于所述第二阱的宽度方向的两侧并与其邻接。
14. 一种制备如权利要求 1所述结型场效应晶体管的方法，其特征 在于， 包括步骤：
在衬底上构图掺杂形成埋层；
在所述衬底的埋层上外延生长形成外延层；
在所述外延层上构图掺杂形成所述第一阱、 第二阱和第三阱； 以 及
在所述第一阱、 第二阱和第三阱上分别引出形成源极、 栅极和漏 极。
15. 如权利要求 14所述的方法， 其特征在于， 在引出形成源极、 栅极和漏极步骤中， 所述第一阱、 第二阱和第三阱上分别构图掺杂形 成有源极引出区、 栅极引出区和漏极引出区。
16. 如权利要求 14所述的方法， 其特征在于， 所述第一阱和所述 第三阱的掺杂浓度相同， 所述第一阱和所述第三阱通过同步构图掺杂 形成。
17. 如权利要求 14所述的方法， 其特征在于， 所述第一阱的掺杂 浓度低于所述第二阱的掺杂浓度。
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