JP5739732B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5739732B2 JP5739732B2 JP2011127377A JP2011127377A JP5739732B2 JP 5739732 B2 JP5739732 B2 JP 5739732B2 JP 2011127377 A JP2011127377 A JP 2011127377A JP 2011127377 A JP2011127377 A JP 2011127377A JP 5739732 B2 JP5739732 B2 JP 5739732B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- transistor
- insulating film
- region
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
前記第1および第2のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第1半導体層および第2半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第1半導体層と対向する位置であって前記第2半導体層より外側に形成される、前記ウェルと逆導電型の第3半導体層、
前記ウェル内に形成され、前記第1半導体層を覆い、且つ、前記第2半導体層に向かって延伸する前記ウェルと同導電型であって前記第1半導体層より低濃度の第4半導体層、及び、
前記ウェル内に形成され、前記第2半導体層および第3半導体層を覆い、且つ、前記第1半導体層に向かって延伸する前記ウェルと逆導電型であって前記第3半導体層より低濃度の第5半導体層を有し、
前記第4半導体層と前記第5半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第4半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第5半導体層側の境界を跨いで形成され、
前記第1のトランジスタにおいて、前記第4半導体層が、前記境界を超えて、前記第5半導体層に向って延伸し、
前記第2のトランジスタにおいて、前記第4半導体層が、前記第5半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを第1の特徴とする。
前記第1のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第5半導体層側に0.3μm以上離れ、
前記第2のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第1半導体層側に0.3μm以上離れていることが好ましい。
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを第3の特徴とする。
本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置1」と称す)について、以下に、詳細に説明する。図1は本発明装置1のデバイス構造を模式的に示す断面図である。尚、図1に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。
本発明の一実施形態に係る半導体装置(以下、適宜「本発明装置2」と称す)について、デバイス構造の模式図を、図15に示す。本発明装置2は、本発明装置1と同様、同一の基板101上に、出力回路用の第1のトランジスタ2aと、アナログ回路用の第2のトランジスタ2bが、P型の当該基板101上に形成されたN型のウェル102上に夫々形成されてなる。また、第1のトランジスタ2a、第2のトランジスタ2bともに、ゲート電極110、ドレイン電極111、及び、ソース電極112を備え、N型のウェル102内に、N型のドレイン領域(第1半導体層)104、N型のソース領域(第2半導体層)105、P型のボディコンタクト領域(第3半導体層)106、N型のドリフト領域(第4半導体層)107、及び、P型のボディ領域(第5半導体層)103が形成され、本発明装置1と同様、ドリフト領域107の延伸範囲が、第1のトランジスタ2aと第2のトランジスタ2bとで異なっている。しかしながら、本発明装置2は、ドリフト領域107上に形成される厚膜絶縁膜108cが、より厚膜の絶縁膜(250nm以上)により構成されている点で、上述の第1実施形態に係る本発明装置1と相違する。
1a、2a、3a: 第1のトランジスタ(出力回路用)
1b、2b、3b: 第2のトランジスタ(アナログ回路用)
101、201: 基板(P型)
102: N型のウェル
103: P型のボディ領域(第5半導体層)
104: N型のドレイン領域(第1半導体層)
105: N型のソース領域(第2半導体層)
106: P型のボディコンタクト領域(第3半導体層)
107: N型のドリフト領域(第4半導体層)
108a: ゲート絶縁膜
108b、108c: 厚膜絶縁膜
110、210: ゲート電極
111: ドレイン電極
112: ソース電極
113、213: 素子分離膜
114a、114b: コンタクトプラグ
115: 層間絶縁膜
120: 犠牲酸化膜
124: 窒化シリコン膜
121〜123、125〜128: フォトレジスト
202: N型エピタキシャル層
203: P型のウェル
204: N型のウェル(ドリフト層)
205: N型の高濃度拡散層(ソース領域)
206: P型の高濃度拡散層
207: N型の高濃度拡散層(ドレイン領域)
208、208b: ゲート酸化膜
Claims (4)
- 基板上のウェル上に、出力回路用の第1のトランジスタ、及び、アナログ回路用の第2のトランジスタが形成されてなる半導体装置であって、
前記第1および第2のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第1半導体層および第2半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第1半導体層と対向する位置であって前記第2半導体層より外側に形成される、前記ウェルと逆導電型の第3半導体層、
前記ウェル内に形成され、前記第1半導体層を覆い、且つ、前記第2半導体層に向かって延伸する前記ウェルと同導電型であって前記第1半導体層より低濃度の第4半導体層、及び、
前記ウェル内に形成され、前記第2半導体層および第3半導体層を覆い、且つ、前記第1半導体層に向かって延伸する前記ウェルと逆導電型であって前記第3半導体層より低濃度の第5半導体層を有し、
前記第4半導体層と前記第5半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第4半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第5半導体層側の境界を跨いで形成され、
前記第1のトランジスタにおいて、前記第4半導体層が、前記境界を超えて、前記第5半導体層に向って延伸し、
前記第2のトランジスタにおいて、前記第4半導体層が、前記第5半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを特徴とする半導体装置。
- 前記第1のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第5半導体層側に0.3μm以上離れ、
前記第2のトランジスタにおいて、前記第4半導体層の前記第5半導体層側の端部の位置が、前記境界から前記第1半導体層側に0.3μm以上離れていることを特徴とする請求項1に記載の半導体装置。 - 前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを特徴とする請求項1または2に記載の半導体装置。
- 前記第4半導体層、前記ウェル、及び、前記第5半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを特徴とする請求項1または2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011127377A JP5739732B2 (ja) | 2011-06-07 | 2011-06-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011127377A JP5739732B2 (ja) | 2011-06-07 | 2011-06-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012256633A JP2012256633A (ja) | 2012-12-27 |
JP5739732B2 true JP5739732B2 (ja) | 2015-06-24 |
Family
ID=47527973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011127377A Active JP5739732B2 (ja) | 2011-06-07 | 2011-06-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5739732B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6299390B2 (ja) * | 2014-04-25 | 2018-03-28 | 富士電機株式会社 | 半導体装置 |
JP7157691B2 (ja) * | 2019-03-20 | 2022-10-20 | 株式会社東芝 | 半導体装置 |
JP7147703B2 (ja) * | 2019-07-16 | 2022-10-05 | 株式会社デンソー | 半導体装置 |
CN113410281B (zh) * | 2020-03-16 | 2023-04-07 | 电子科技大学 | 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3831602B2 (ja) * | 2000-12-07 | 2006-10-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2005093456A (ja) * | 2003-09-11 | 2005-04-07 | Shindengen Electric Mfg Co Ltd | 横型短チャネルdmos及びその製造方法並びに半導体装置 |
JP2006351562A (ja) * | 2005-06-13 | 2006-12-28 | Seiko Instruments Inc | 半導体装置 |
JP5315730B2 (ja) * | 2008-03-12 | 2013-10-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2011
- 2011-06-07 JP JP2011127377A patent/JP5739732B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012256633A (ja) | 2012-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4236848B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5504187B2 (ja) | 半導体装置及びその製造方法 | |
JP2010135791A (ja) | 半導体素子及びその製造方法 | |
US7875938B2 (en) | LDMOS device with multiple gate insulating members | |
JP2006303324A (ja) | 半導体装置およびその製造方法 | |
JP5739732B2 (ja) | 半導体装置 | |
WO2011013364A1 (ja) | 半導体素子の製造方法 | |
CN108305903B (zh) | Jfet及其制造方法 | |
JP2006303323A (ja) | 半導体装置およびその製造方法 | |
US20090065859A1 (en) | Trench transistor and method for manufacturing the same | |
WO2010073991A1 (ja) | 半導体装置およびその製造方法 | |
US7768035B2 (en) | Semiconductor device and method of manufacturing the same | |
WO2014079381A1 (zh) | 一种结型场效应晶体管及其制备方法 | |
KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
JP2006108217A (ja) | 炭化珪素半導体装置 | |
JP4839548B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP2005252157A (ja) | 半導体装置及びその製造方法 | |
KR101682420B1 (ko) | 선택적 게르마늄 응축과 측벽공정을 이용한 자기정렬된 이종접합 터널링 전계효과 트랜지스터의 제조방법 | |
CN107342320B (zh) | 无结型隧穿场效应晶体管及制备方法 | |
JP2009231811A (ja) | 半導体装置およびその製造方法 | |
JP5437602B2 (ja) | 半導体装置およびその製造方法 | |
US9070768B2 (en) | DMOS transistor having an increased breakdown voltage and method for production | |
JP4085604B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP4570806B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2001094099A (ja) | 炭化珪素半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150331 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150424 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5739732 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |