WO2010073991A1 - 半導体装置およびその製造方法 - Google Patents

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健一 大塚
成久 三浦
之泰 中尾
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三菱電機株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a MOSFET (Metal Oxide Semiconductor Semiconductor Field Effect Transistor) using a wide gap semiconductor such as silicon carbide (SiC) and a manufacturing method thereof.
  • MOSFET Metal Oxide Semiconductor Semiconductor Field Effect Transistor
  • SiC silicon carbide
  • MOSFET Metal-Oxide-Semiconductor
  • a vertical double-injection MOSFET As a power device having a withstand voltage of 600 V or more, a vertical double-injection MOSFET is attracting attention.
  • This MOSFET is desired to operate at high speed, taking advantage of the advantages of a unipolar element. For high-speed operation, it is required to reduce the element capacitance.
  • reducing the capacitance between the gate and the drain of the MOSFET is important in reducing switching loss both when the switch is turned on and when the switch is turned off when used as a switching element.
  • a configuration in which the capacitance between the gate and the drain is reduced a configuration in which a part of the gate electrode on the depletion region sandwiched between the p-type body regions is removed is shown in a semiconductor device using silicon (Si) ( For example, see Patent Document 1). Further, a configuration in which the gate electrode on the depletion region sandwiched between the p-type body regions is removed is also shown in a semiconductor device using SiC (for example, see Patent Document 2).
  • a wide gap semiconductor such as SiC has a breakdown electric field of 2 to 3 MV / cm or more.
  • the dielectric constant of the material constituting the gate insulating film is smaller than the dielectric constant of the semiconductor.
  • the dielectric constant of a semiconductor is about 10
  • the dielectric constant of silicon dioxide (SiO 2 ) is 3.9, which is less than half of the dielectric constant of a semiconductor. Therefore, the electric field value is larger in the gate insulating film than in the semiconductor.
  • the electric field value in the gate insulating film may be twice or more than the electric field value in the semiconductor.
  • An object of the present invention is to provide a semiconductor device capable of reducing switching loss, capable of stable operation, and ensuring reliability, and a method for manufacturing the same.
  • the semiconductor device of the present invention includes a semiconductor substrate, a first conductivity type drift layer provided on one surface of the semiconductor substrate, and a second selectively formed on a surface portion of the first conductivity type drift layer.
  • a first conductivity type depletion region that is spaced apart from the second conductivity type body region and is adjacent to the second conductivity type body region, the first conductivity type source region, the second conductivity type body region, and the first conductivity type depletion region
  • a gate insulating film provided on the gate insulating film; and a gate electrode provided on the gate insulating film, wherein the gate electrode includes a part of the first conductive type source region, the second conductive type body region, and The gate electrode is provided on the gate insulating film so as to cover a part of the first conductivity type depletion region, has an end on the first conductivity type depletion region, and is formed on the gate electrode on the first conductivity type depletion region.
  • the thickness of the gate insulating film at the end position is larger than the thickness of the gate insulating film on the second conductivity type body region.
  • a step of forming a first conductivity type drift layer on one surface of a semiconductor substrate, and a first conductivity type source region on a surface portion of the first conductivity type drift layer are provided.
  • Forming a first conductive type depletion region adjacent to the second conductive type body region and spaced apart from the first conductive type source region; and on the first conductive type source region Forming a thin film insulating film over the second conductive type body region and the first conductive type depletion region; and forming the first conductive type source region and the second conductive type body over the thin film insulating film.
  • Forming a gate electrode precursor made of a polycrystalline silicon film so as to cover the region and the first conductivity type depletion region, and having an end on the first conductivity type depletion region As characterized by comprising the step of removing a portion of the polycrystalline silicon film, and a step of oxidizing the polycrystalline silicon film.
  • the method for manufacturing a semiconductor device includes a step of forming a first conductivity type drift layer on a surface of one side of a semiconductor substrate, and a first conductivity type source region on a surface portion of the first conductivity type drift layer.
  • first conductivity type depletion region Forming a second conductive type body region, a first conductive type depletion region spaced apart from the first conductive type source region and adjacent to the second conductive type body region, and the second conductive type body region And oxidizing the surface portion of the first conductivity type depletion region, and in the step of forming the second conductivity type body region and the first conductivity type depletion region, the surface portion of the first conductivity type depletion region
  • the first conductivity type depletion region is formed such that the concentration of the additive element in is higher than the concentration of the additive element in the surface portion of the second conductivity type body region. And wherein the Rukoto.
  • the gate electrode is provided so as to cover a part of the first conductivity type source region, the second conductivity type body region, and a part of the first conductivity type depletion region, and the first conductivity type depletion region. Has an end on top.
  • the capacitance between the gate electrode and the drain electrode can be reduced as compared with the case where the gate electrode is provided so as to cover the entire first conductivity type depletion region, so that switching when used as a switching element is possible. Loss can be reduced.
  • the thickness of the gate insulating film at the end position of the gate electrode on the first conductivity type depletion region is larger than the thickness of the gate insulating film on the second conductivity type body region.
  • a thin insulating film is formed over the first conductivity type depletion region.
  • a gate electrode precursor made of a polycrystalline silicon film is formed on the thin film insulating film so as to cover the first conductivity type source region, the second conductivity type body region, and the first conductivity type depletion region.
  • the gate electrode precursor is partially oxidized so as to have an end on the first conductivity type depletion region, and then oxidized.
  • the gate electrode precursor that becomes the end portion of the gate electrode is obtained by oxidizing the polycrystalline silicon film that is the gate electrode precursor. It is possible to increase the thickness of the thin insulating film at the position of the end of the body.
  • the second conductivity type body region including the first conductivity type source region on the surface portion of the first conductivity type drift layer formed on the surface on one side of the semiconductor substrate. , And a first conductivity type depletion region is formed. Thereafter, the surface portions of the second conductivity type body region and the first conductivity type depletion region are oxidized.
  • the concentration of the additive element in the surface portion of the first conductivity type depletion region is higher than the concentration of the additive element in the surface portion of the second conductivity type body region, the surfaces of the second conductivity type body region and the first conductivity type depletion region When the portion is oxidized, the oxidation rate is higher in the surface portion of the first conductivity type depletion region than in the surface portion of the second conductivity type body region.
  • the gate having a film thickness on the first conductivity type depletion region larger than the film thickness on the second conductivity type body region.
  • An insulating film can be formed. Accordingly, it is possible to easily manufacture a semiconductor device capable of reducing switching loss, capable of stable operation, and ensuring reliability.
  • FIG. 1 is a graph showing the relationship between the film thickness ratio of the gate insulating film 37 and the electric field value in the vicinity of the gate electrode end of the gate insulating film 37. It is sectional drawing which shows the state in the stage where formation of the thick film insulating film 45 was complete
  • finished. 7 is a cross-sectional view showing a state where a gate insulating film 37 is formed.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device 70 including still another gate electrode 71.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device 80 including still another gate electrode 81.
  • 11 is a cross-sectional view showing the state of each step in another method for forming the gate insulating film 37.
  • FIG. 11 is a cross-sectional view showing the state of each step in another method for forming the gate insulating film 37.
  • FIG. 12 is a cross-sectional view showing the state of each step in yet another method of forming the gate insulating film 37.
  • FIG. 12 is a cross-sectional view showing the state of each step in yet another method of forming the gate insulating film 37.
  • FIG. 1 is a sectional view showing a part of a semiconductor device 1 which is a premise of the present invention.
  • FIG. 2 is a cross-sectional view showing a part of another semiconductor device 1A as a premise of the present invention.
  • Semiconductor devices 1 and 1A shown in FIGS. 1 and 2 are silicon carbide (SiC) power devices.
  • FIG. 1 and FIG. 2 show a cross section of a minimum unit of an element structure (hereinafter sometimes referred to as “element unit structure”) in a region operating as a MOSFET of each of the semiconductor devices 1 and 1A.
  • the semiconductor devices 1 and 1A shown in FIGS. 1 and 2 have a continuous structure in which the element unit structure is folded back in the left-right direction in FIGS.
  • the element unit structure of the semiconductor device 1 shown in FIG. 1 and the semiconductor device 1A shown in FIG. 2 includes an n-type semiconductor substrate 11, an n-type drift layer 12, a p-type body region 13, an n-type source region 14, and A p-type body contact region 15, a depletion region 16, a gate insulating film 17, gate electrodes 18 and 18 a, an interlayer insulating film 19, a source electrode 20, a drain electrode 21, and a wiring 22 are configured.
  • the gate electrode 18 is also provided on the depletion region 16 sandwiched between the p-type body regions 13.
  • a semiconductor device used as a power device is required to reduce element capacitance for high-speed operation. Among them, reducing the capacitance between the gate and the drain in the region operating as a MOSFET is important for reducing switching loss both when the switch is turned on and when the switch is turned off when used as a switching element.
  • the configuration in which the gate electrode 18 on the depletion region 16 is removed as in the semiconductor device 1A shown in FIG. 2 has the following problems.
  • a wide gap semiconductor such as SiC has a dielectric breakdown electric field of 2 to 3 MV / cm or more.
  • the dielectric constant of the material constituting the gate insulating film 17 is smaller than the dielectric constant of the semiconductor.
  • the dielectric constant of a semiconductor is about 10
  • the dielectric constant of silicon dioxide (SiO 2 , silicon oxide film) is 3.9, which is less than half the dielectric constant of a semiconductor. Therefore, the electric field value in the gate insulating film 17 is larger than that in the semiconductor.
  • the electric field value in the gate insulating film 17 may be more than twice the electric field value in the semiconductor.
  • the semiconductor device of the present invention employs the configuration of the embodiment described below.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • FIG. 3 is a cross-sectional view showing a part of a semiconductor device 30 according to an embodiment of the present invention.
  • Semiconductor device 30 of the present embodiment is a SiC semiconductor device using silicon carbide (SiC), more specifically a SiC power device.
  • FIG. 3 shows a cross section of a minimum unit of an element structure (hereinafter, also referred to as “element unit structure”) in a region operating as a MOSFET of the semiconductor device 30.
  • the semiconductor device 30 of this embodiment has a continuous structure in which the element unit structure is folded back in the left-right direction in FIG.
  • the semiconductor device 30 includes an n-type semiconductor substrate 31, an n-type drift layer 32, a p-type body region 33, an n-type source region 34, and a p-type body contact region as an element unit structure. 35, a depletion region 36, a gate insulating film 37, a gate electrode 38, an interlayer insulating film 39, a source electrode 40, a drain electrode 41, and a wiring 42.
  • the n-type semiconductor substrate 31 is realized by an n-type low resistance SiC substrate.
  • the n-type drift layer 32 is realized by an n-type SiC drift layer.
  • the p-type body region 33 is realized by a p-type SiC body region.
  • the n-type source region 34 is realized by an n-type SiC source region.
  • the n-type drift layer 32 is a layer for maintaining a breakdown voltage.
  • the n-type drift layer 32 is formed on the n-type semiconductor substrate 31 by epitaxial growth.
  • the n-type drift layer 32 is formed over the entire surface portion on one side of the n-type semiconductor substrate 31.
  • N-type drift layer 32 is formed to a layer thickness of, for example, about 3 ⁇ m to 150 ⁇ m.
  • the n-type drift layer 32 is formed at a doping concentration of, for example, about 0.5 ⁇ 10 15 / cm 3 or more and 15 ⁇ 10 15 / cm 3 or less.
  • the thickness of the n-type drift layer 32 is preferably 5 ⁇ m or more and 20 ⁇ m or less, and the doping concentration is 5 ⁇ 10 15 / cm 3 or more and 15 ⁇ 10 15 / cm 3 or less. It is desirable to be.
  • the p-type body region 33 and the n-type source region 34 are selectively formed in the n-type drift layer 32 by performing an activation heat treatment step after ion implantation into the n-type drift layer 32.
  • the p-type body region 33 is formed in a selected region of the surface portion of the n-type drift layer 32, specifically, the surface portion opposite to the side in contact with the n-type semiconductor substrate 31.
  • the n-type source region 34 is formed inside the p-type body region 33, specifically, in a selected region of the surface portion of the p-type body region 33.
  • P-type body region 33 is formed with a layer thickness of, for example, about 0.5 ⁇ m to 2 ⁇ m.
  • the p-type body region 33 is formed at a doping concentration of, for example, about 3 ⁇ 10 17 / cm 3 to 20 ⁇ 10 17 / cm 3 .
  • the p-type body region 33 may be formed with a uniform doping concentration, but in the present embodiment, a configuration in which the channel is formed or the doping concentration is lowered in the outermost surface portion that will be close to the channel. It has become.
  • the outermost surface portion of the p-type body region 33 is a surface portion on the side in contact with the gate insulating film 37.
  • N-type source region 34 is formed to a layer thickness of, for example, about 0.3 ⁇ m to 1 ⁇ m.
  • the n-type source region 34 is formed with a doping concentration of, for example, about 5 ⁇ 10 18 / cm 3 to 50 ⁇ 10 18 / cm 3 .
  • the p-type body contact region 35 is a region in contact with the source electrode 40 in the p-type body region 33.
  • the p-type body contact region 35 is formed in contact with the n-type source region 34.
  • the p-type body contact region 35 constitutes a part of the surface portion of the p-type body region 33.
  • the p-type body contact region 35 is formed with a doping concentration of, for example, about 5 ⁇ 10 18 / cm 3 or more and 50 ⁇ 10 18 / cm 3 or less, that is, a doping concentration higher than other portions of the p-type body region 33.
  • the p-type body contact region 35 is formed by separately selectively implanting ions so as to have a higher doping concentration than other portions of the p-type body region 33.
  • the n-type region where the p-type body region 33 is not formed becomes a depletion region 36.
  • the doping concentration of the depletion region 36 may be the same as the doping concentration of the n-type drift layer 32, but is higher than the doping concentration of the n-type drift layer 32 in the present embodiment.
  • the doping concentration of the n-type impurity in the depletion region 36 (hereinafter sometimes referred to as “n-type doping concentration”) is, for example, about 3 ⁇ 10 16 / cm 3 or more and 30 ⁇ 10 16 / cm 3 or less. .
  • the element resistance can be lowered.
  • the n-type doping concentration of the depletion region 36 can be increased by performing ion implantation separately or changing the doping profile with the growth during the growth of the n-type drift layer 32.
  • gate portion The portions of the gate insulating film 37 and the gate electrode 38 (hereinafter sometimes referred to as “gate portion”) are formed on the layer structure formed on the n-type semiconductor substrate 31, that is, the p-type body region 33, the n-type source region 34, Provided on n-type drift layer 32 including p-type body contact region 35 and depletion region 36.
  • the gate insulating film 37 is provided over a part of the n-type source region 34, over the p-type body region 33 and over the depletion region 36.
  • the gate electrode 38 is provided on a part of the gate insulating film 37. Specifically, the gate electrode 38 is provided over the channel portion that is in contact with the p-type body region 33 of the gate insulating film 37 and over a portion of the depletion portion that is in contact with the depletion region 36 of the gate insulating film 37. It is done.
  • the gate insulating film 37 is realized by a silicon oxide film or a silicon oxynitride film.
  • the gate insulating film 37 is formed by, for example, thermal oxidation or nitridation of a silicon carbide semiconductor constituting the n-type drift layer 32, deposition of an insulating material to be the gate insulating film 37, or a combination thereof.
  • a channel portion which is a portion in contact with the p-type body region 33 of the gate insulating film 37 is formed to a thickness of about 10 nm to 100 nm.
  • the gate electrode 38 is realized by a polycrystalline silicon film or a metal film.
  • the gate insulating film 37 has a thickness t dep at least at the position of the end of the gate electrode 38 in the depletion portion (hereinafter referred to as “film thickness at the end of the gate electrode”). It is formed so as to be larger than t ch .
  • the interlayer insulating film 39 is provided on the remaining region excluding the region that becomes the contact portion with the source electrode 40 of the n-type drift layer 32. Specifically, the interlayer insulating film 39 is provided so as to cover the remaining part of the n-type source region 34 except the part in contact with the source electrode 40, the gate insulating film 37, and the gate electrode 38.
  • the source electrode 40 is provided on a region to be a contact portion of the n-type drift layer 32 with the source electrode 40. Specifically, the source electrode 40 is provided over the p-type body contact region 35 and a portion of the n-type source region 34 that is not covered with the interlayer insulating film 39.
  • the drain electrode 41 is provided over the entire lower surface portion of the n-type semiconductor substrate 31, that is, the surface portion of the n-type semiconductor substrate 31 opposite to the surface portion where the n-type drift layer 32 is formed.
  • the wiring 42 is provided on the source electrode 40 and the interlayer insulating film 39.
  • a gate electrode pad for electrical connection between the gate electrode 38 and the outside is formed on the outer periphery of the semiconductor device 30. In this outer peripheral portion, the semiconductor device 30 has a configuration in which the wiring 42 on the interlayer insulating film 39 is removed.
  • the semiconductor device 30 can turn on the source and the drain by applying the gate voltage equal to or higher than the threshold voltage, in other words, the current can flow between the source and the drain.
  • the semiconductor device 30 can turn off the source and the drain by setting the gate voltage below the threshold voltage, in other words, the current between the source and the drain can be set to mA or less per unit area.
  • FIG. 4 shows the result of calculating the dependence of the electric field value in the gate insulating film 37 near the gate electrode end at that time on the film thickness t dep of the gate insulating film 37 at the gate electrode end from the device simulation.
  • FIG. 4 is a graph showing the relationship between the film thickness ratio of the gate insulating film 37 and the electric field value in the vicinity of the gate electrode end of the gate insulating film 37.
  • 4 represents the film thickness ratio of the gate insulating film 37, specifically, the ratio of the film thickness t dep at the gate electrode end of the depletion portion to the film thickness t ch of the channel portion (t dep / t ch ).
  • the vertical axis in FIG. 4 indicates the electric field value (MV / cm) in the vicinity of the gate electrode end of the gate insulating film 37.
  • FIG. 4 shows the maximum value of the electric field in the gate insulating film when a voltage close to the withstand voltage is applied between the source and the drain as the electric field value in the vicinity of the gate electrode end of the gate insulating film 37.
  • This value corresponds to the electric field value at point E shown in FIG.
  • Point E indicates a position in the semiconductor device 30 shown in FIG. 3 where the thickness of the gate insulating film 37 starts to increase when viewed from the channel portion toward the depletion portion.
  • the position indicated by this point E that is, the position where the electric field is the highest is shown in FIG. 2 when the thickness of the gate insulating film 17 shown in the semiconductor device 1A of the base technology shown in FIG. 2 is uniform. This corresponds to the point E, that is, the position of the end of the gate electrode 17.
  • the film thickness t dep of the gate insulating film 37 at the end of the gate electrode in the depletion portion is the same as the film thickness t ch of the gate insulating film 37 in the channel portion, that is, the film thickness ratio (t When dep / t ch ) is 1, the electric field value in the gate insulating film 37 near the gate electrode end exceeds 6 MV / cm. In this state, the existence of a tunnel current through the gate insulating film 37 cannot be ignored, and it is difficult to stably operate the semiconductor device.
  • the thickness t dep of the gate insulating film 37 at the gate electrode end of the depletion portion is larger than the thickness t ch of the gate insulating film 37 in the channel portion.
  • the film thickness ratio of 37 (t dep / t ch ) exceeds 1.
  • the electric field value in the gate insulating film 37 near the gate electrode end decreases.
  • the film thickness t dep at the gate electrode end of the gate insulating film 37 is made larger than the film thickness t ch of the channel portion, the film thickness t dep at the gate electrode end is the same as the film thickness t ch of the channel portion.
  • the electric field value near the gate electrode end of the gate insulating film 37 can be lowered. As a result, it is possible to prevent a current from tunneling through the gate insulating film 37 from occurring, so that the reliability of the semiconductor device 30 can be ensured.
  • the thickness t dep of the gate insulating film 37 at the gate electrode end increases, and the electric field value in the gate insulating film 37 near the gate electrode end decreases.
  • the thickness t dep of the gate insulating film 37 at the gate electrode end is set to 1.84 times or more the thickness t ch of the gate insulating film 37 in the channel portion, that is, the thickness ratio of the gate insulating film 37.
  • the film thickness t dep of the gate insulating film 37 at the gate electrode end is preferably 1.84 times or more the film thickness t ch of the gate insulating film 37 in the channel portion.
  • the electric field value is reduced by increasing the film thickness t dep of the gate insulating film 37 at the gate electrode end of the depletion portion.
  • the upper limit of the film thickness t dep of the gate insulating film 37 at the gate electrode end of the depletion part is preferably selected from the viewpoint of ensuring the ease of the process. From the viewpoint of ensuring ease of processing, the upper limit of the film thickness t dep of the gate insulating film 37 at the gate electrode end of the depletion part is about the thickness dimension of the gate electrode 38 of the channel part.
  • the gate electrode 38 is provided so as to cover a part of the n-type source region 34, the p-type body region 33, and a part of the depletion region 36, and an end portion on the depletion region 36.
  • the capacitance between the gate electrode 38 and the drain electrode 41 can be reduced as compared with the case where the gate electrode 38 is provided so as to cover the entire depletion region 36, so that switching when used as a switching element is possible. Loss can be reduced.
  • the film thickness t dep of the gate insulating film 37 at the gate electrode end of the depletion portion is larger than the film thickness t ch of the gate insulating film 37 of the channel portion, the film thickness t dep at the gate electrode end is equal to the film thickness of the channel portion.
  • the electric field value in the vicinity of the gate electrode end of the gate insulating film 37 when a voltage in the vicinity of the withstand voltage is applied to the gate electrode can be reduced.
  • the semiconductor device 30 can be stably operated.
  • it is possible to prevent a current from tunneling through the gate insulating film 37 the reliability of the semiconductor device 30 can be ensured.
  • the gate insulating film The electric field value near the gate electrode end of 37 can be as low as possible, specifically, 4 MV / cm or less. Therefore, it is possible to more reliably suppress the generation of a current that tunnels through the gate insulating film 37, so that the reliability of the semiconductor device 30 can be more reliably ensured.
  • FIG. 5 is a cross-sectional view showing a state in which the formation of the thick insulating film 45 is completed.
  • FIG. 6 is a cross-sectional view showing a state where the gate insulating film 37 is formed.
  • the n-type drift layer 32 is formed on the n-type semiconductor substrate 31 by epitaxial growth.
  • n-type drift layer 32 Of the formed n-type drift layer 32, p-type impurities are ion-implanted into a region where the p-type body region 33 is to be formed, and further n-type impurities are ion-implanted into a region where the n-type source region 34 is to be formed. Further, in the region where the p-type body region 33 is formed, the region where the p-type body contact region 35 is formed is selectively selectively ionized with a p-type impurity so that the doping concentration is higher than the doping concentration of other portions. inject.
  • an n-type impurity is selectively ion-implanted into the region of the n-type drift layer 32, which becomes the depletion region 36, so that the doping concentration is higher than the doping concentration when the n-type drift layer 32 is formed.
  • an activation heat treatment process for activating the ion-implanted impurities is performed.
  • the p-type body region 33, the n-type source region 34, and the p-type body contact region 35 are formed.
  • the n-type region where the p-type body region 33 is not formed becomes a depletion region 36.
  • the depletion region 36 in which the n-type doping concentration is higher than the n-type doping concentration when the n-type drift layer 32 is formed. can be formed.
  • the n-type doping concentration of the depletion region 36 may be increased by changing the doping profile with the growth during the epitaxial growth of the n-type drift layer 32.
  • a thick film insulating film 45 is separately formed before forming the gate insulating film 37 in the channel portion, and the portion on the depletion region 36 of the thick film insulating film 45 is left, and the other portions are formed. Remove the part.
  • the thick film insulating film 45 is formed by forming an insulating material to be the gate insulating film 37 by thermal oxidation, nitridation, deposition film formation, or a combination thereof.
  • the gate insulating film 37 is formed by further forming an insulating material to be the gate insulating film 37 by thermal oxidation, nitridation, deposition film formation, or a combination thereof.
  • the insulating material is further formed by thermal oxidation, nitridation, deposition film formation, or a combination thereof, thereby forming a portion on the depletion region 36.
  • a gate insulating film 37 having a larger thickness in the depletion portion than that in the channel portion can be formed. More specifically, the gate insulating film 37 is formed so that the film thickness t dep at least at the gate electrode end in the depletion portion is 1.84 times or more the film thickness t ch of the channel portion.
  • the thickness of the depletion portion of the gate insulating film 37 can be adjusted by the thickness of the thick film insulating film 45. In this way, the configuration of FIG. 6 is obtained.
  • a gate electrode 38 is formed by forming a polycrystalline silicon film or a metal film. In regions other than the gate portion, the formed gate electrode 38 and the formed gate insulating film 37 are removed. Specifically, in the formed gate electrode 38, a portion formed on the channel portion of the gate insulating film 37 and a portion formed on the portion of the depletion portion of the gate insulating film 37 where the gate electrode 38 is to be formed. Leave the rest and remove the rest. Further, in the formed gate insulating film 37, the portions where the gate insulating film 37 on the n-type source region 34 is to be formed, the portions formed on the p-type body region and the depletion region 36 are left, and other portions are left. Remove the part. The removal of the gate insulating film 37 in a region other than the gate portion may be performed in a step of removing a portion in contact with the source electrode 40 in the interlayer insulating film 39 described below.
  • the end portion of the gate electrode 38 on the depletion portion of the gate insulating film 37 is formed in such a shape that the film thickness decreases toward the end and the film thickness becomes zero at the end. More specifically, the shape of the end of the gate electrode 38 is such that the cross-sectional shape parallel to the thickness direction is a triangle.
  • the cross-sectional shape of the end portion of the gate electrode 38 is not limited to a triangular shape, and may be a shape with rounded corners or a trapezoidal shape. Further, as shown in FIG. 3, the triangular shape may be a shape whose tip is close to a right angle, or may have a sharp tip, that is, a shape with a sharp tip.
  • an interlayer insulating film 39 is formed.
  • the source electrode 40 is formed in the portion from which the interlayer insulating film 39 is removed.
  • the drain electrode 41 is formed on the back surface portion of the n-type semiconductor substrate 31, that is, on the surface portion opposite to the side where the n-type drift layer 32 is formed.
  • a wiring 42 is formed on the source electrode 40 and the interlayer insulating film 39.
  • the wiring 42 on the interlayer insulating film 39 is removed at the outer periphery of the semiconductor device 30 where the gate electrode pad is formed. In this way, the semiconductor device 30 is obtained.
  • the film thickness t dep at the gate electrode end of the depletion portion is A gate insulating film 37 larger than the film thickness t ch in the portion can be formed.
  • the electric field value in the vicinity of the gate electrode end of the gate insulating film 37 can be reduced as compared with the case where the film thickness t dep at the gate electrode end of the gate insulating film 37 is the same as the film thickness t ch of the channel portion. Therefore, it is possible to prevent a current flowing through the gate insulating film 37 from being generated by the tunnel effect. Therefore, as described above, the semiconductor device 30 in which reliability is ensured can be manufactured.
  • the activation heat treatment of the ion implantation species is collectively performed before the gate insulating film 37 is formed, but the activation heat treatment may be performed for each implantation step.
  • FIG. 7 is a cross-sectional view illustrating a configuration of a semiconductor device 30A that is an example of a semiconductor device including a channel layer.
  • FIG. 8 is a cross-sectional view illustrating a configuration of a semiconductor device 30B, which is another example of a semiconductor device including a channel layer.
  • a semiconductor device 30A shown in FIG. 7 has an n type structure on a layer structure formed on an n type semiconductor substrate 31, that is, a p type body region 33, an n type source region 34, a p type body contact region 35, and a depletion region 36.
  • a channel layer 50 is provided on the drift layer 32.
  • the channel layer 50 is provided over a part of the n-type source region 34, over the p-type body region 33 and over the depletion region 36.
  • the channel layer 50 shown in FIG. 7 is formed by, for example, epitaxial growth.
  • the channel layer 51 includes a channel layer 51 inside the n-type drift layer 32.
  • the semiconductor device 30B shown in FIG. The channel layer 51 is formed in a selected region of the surface portion of the n-type drift layer 32, specifically, the surface portion of the n-type drift layer 32 opposite to the side in contact with the n-type semiconductor substrate 31. More specifically, channel layer 51 is formed over a portion of the surface portion of n-type source region 34, the surface portion of p-type body region 33, and the surface portion of depletion region 36.
  • the channel layer 51 shown in FIG. 8 is formed by selective ion implantation, for example.
  • Channel layers 50 and 51 are realized by SiC channel layers.
  • the conductivity type of the channel layers 50 and 51 may be either n-type or p-type.
  • the channel layer is formed by epitaxial growth, for example, as in the channel layer 50 shown in FIG. It is desirable to form. If the surface roughness caused by the activation heat treatment is small, the channel layer may have a structure formed by selective ion implantation as in the channel layer 51 shown in FIG.
  • the ion implantation species are collectively formed before the gate insulating film 37 is formed, as in the present embodiment shown in FIG.
  • the activation heat treatment may be performed, or the activation heat treatment may be performed for each implantation step.
  • activation heat treatment of the ion implantation species may be performed collectively before the channel layer 50 is formed, or the activation process is performed for each implantation step.
  • a heat treatment may be performed.
  • the shape of the end portion of the gate electrode 38 on the depletion portion (hereinafter sometimes referred to as “the shape of the gate electrode end”) is such that the thickness of the gate electrode 38 decreases toward the end. Then, the shape is such that the thickness of the gate electrode 38 becomes zero.
  • the shape of the gate electrode end is not limited to this, and various shapes can be adopted.
  • FIG. 9 is a cross-sectional view showing a configuration of a semiconductor device 60 including another gate electrode 61.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device 70 including still another gate electrode 71.
  • FIG. 11 is a cross-sectional view showing a configuration of a semiconductor device 80 including still another gate electrode 81.
  • the shape of the gate electrode end is not limited to the shape in which the thickness of the gate electrode decreases toward the electrode end as shown in FIG. 3 and the thickness of the gate electrode disappears at the electrode end.
  • the electrode may have a shape in which the gate electrode has a film thickness at the electrode end, and the gate electrode 71 may be formed on the depletion portion as in the gate electrode 71 shown in FIG. 10 and the gate electrode 81 shown in FIG. May have a shape having the same film thickness as that on the channel portion.
  • FIG. 10 shows the gate electrode 71 in the case where the position where the thickness of the gate insulating film 37 reaches the maximum film thickness coincides with the position of the gate electrode end.
  • FIG. 11 shows the gate electrode 81 when the end of the gate electrode further extends from the position where the thickness of the gate insulating film 37 reaches the maximum thickness.
  • the gate electrode 71 shown in FIG. 10 and the gate electrode 81 shown in FIG. 11 are formed to have a uniform film thickness.
  • the gate electrode 71 shown in FIG. 10 is formed up to a position where the thickness of the gate insulating film 37 reaches the maximum thickness.
  • the gate electrode 81 shown in FIG. 11 is formed to extend further from the position where the thickness of the gate insulating film 37 reaches the maximum thickness.
  • the gate electrode on the depletion region is removed, so that the capacitance between the gate and the drain is reduced, and the gate electrode exists on the entire depletion region 36. In comparison, switching loss can be reduced.
  • the insulating material is further formed by thermal oxidation, nitridation, deposited film formation, or a combination of these, thereby forming the gate insulating film 37.
  • the method for forming the gate insulating film 37 is not limited to this.
  • FIG. 12 and 13 are cross-sectional views showing the state of each step in another method for forming the gate insulating film 37.
  • FIG. More specifically, FIG. 12 is a cross-sectional view showing a state where the thin film insulating film 46 and the gate electrode precursor 47 are formed, and FIG. 13 shows a state where the gate insulating film 37 and the gate electrode 38 are formed. It is sectional drawing which shows a state.
  • the gate electrode 38 is realized by a polycrystalline silicon film, as shown in FIG. 12 and FIG. 13, the film thickness t dep at the end of the gate electrode of the depletion portion is obtained by utilizing oxidation of the polycrystalline silicon film.
  • a gate insulating film 37 larger than the film thickness t ch in the channel portion can be formed.
  • the gate insulating film 37 is formed as follows. After the p-type body region 33, the n-type source region 34, and the p-type body contact region 35 are formed as described above, first, as shown in FIG. 12, the n-type source region 34, the p-type body region 33, A thin film insulating film 46 is formed with a uniform thickness over the p-type body region 33 and the depletion region 36. In the example shown in FIG. 12, the thin film insulating film 46 is formed over the entire surface portion of the n-type drift layer 32. The thin film insulating film 46 is formed by forming an insulating material to be the gate insulating film 37 by thermal oxidation, nitridation, deposition film formation, or a combination thereof.
  • a polycrystalline silicon film to be the gate electrode 38 is formed on the formed thin film insulating film 46 so as to cover the n-type source region 34, the p-type body region 33 and the depletion region 36.
  • a polycrystalline silicon film is formed over the entire thin film insulating film 46. Thereafter, the polycrystalline silicon film is removed so as to have an end portion in the depletion region 36, thereby forming a gate electrode precursor 47.
  • the polycrystalline silicon film which is the gate electrode precursor 47 is oxidized.
  • the end portion of the gate electrode precursor 47 has a higher degree of oxidation than other portions, that is, is easily oxidized. Therefore, by oxidizing the polycrystalline silicon film which is the gate electrode precursor 47, it is possible to form an oxide film thicker than the other portions at the gate electrode end, thereby increasing the thickness of the thin film insulating film 46. It is.
  • the gate insulating film in which the film thickness t dep at the gate electrode end of the depletion portion is larger than the film thickness t ch in the channel portion. 37 can be formed.
  • the gate insulating film 37 is preferably formed so that the thickness t dep of the gate insulating film 37 at least at the gate electrode end on the depletion portion is 1.84 times or more the thickness t ch of the channel portion.
  • the film thickness t dep at the gate electrode end of the depletion portion of the gate insulating film 37 can be adjusted by, for example, the oxidation time of the gate electrode precursor 47.
  • the thickness t dep of the gate insulating film 37 at the gate electrode end on the depletion portion is larger than the thickness t ch of the channel portion.
  • the oxidized portion 48 which is an oxidized region on the upper portion of the gate electrode precursor 47, is similar to the interlayer insulating film 39. It functions as an insulating film between the wiring 42 and the gate electrode 38. From the structure shown in FIG. 13 thus obtained, the oxidized portion 48, the gate electrode 38, and the gate insulating film 37 are removed, leaving the gate region, and the process after the formation of the interlayer insulating film 39 is started. Note that the gate insulating film 37 in a region other than the gate portion may be removed in a step of removing a portion of the interlayer insulating film 39 that is in contact with the source electrode 40.
  • the gate electrode precursor 47 is oxidized after removing the polycrystalline silicon film to be the gate electrode precursor 47 only on the depletion region. Since the gate electrode 38 in a region other than the gate portion is removed in a later step, after forming a polycrystalline silicon film to be the gate electrode 38, a portion other than the portion where the gate electrode 38 is to be formed, specifically, After removing the polycrystalline silicon film on the depletion region 36, the n-type source region 34, and the p-type body contact region 35 to form the gate electrode precursor 47, the gate electrode precursor 47 may be oxidized. .
  • FIG. 14 and 15 are cross-sectional views showing the state of each step in yet another method of forming the gate insulating film 37.
  • FIG. 14 is a cross-sectional view showing a state after the formation of the high concentration implantation region 36a
  • FIG. 15 shows a state where the gate insulating film 37 and the gate electrode 38 are formed. It is sectional drawing.
  • the impurity is ion-implanted into the region where the p-type body region 33 and the like are formed as described above, and then the region to be the depletion region 36 is increased in concentration as shown in FIG.
  • a high concentration implantation region 36 a is formed on the outermost surface portion of the depletion region 36, specifically, on the surface portion of the depletion region 36 opposite to the side facing the n-type semiconductor substrate 31.
  • the high-concentration implantation region 36a is an element that becomes an n-type dopant that can be further reduced in resistance only on the outermost surface portion of the depletion region 36, specifically, a group V, separately from the doping control of the entire depletion region 36. Or an inert element having little influence on the doping concentration control is implanted so as to be 10 19 / cm 3 or more.
  • the crystallinity of the depletion region 36 is lowered as compared with other regions constituting the surface portion of the n-type drift layer 32, specifically, the p-type body region 33.
  • the oxidation rate of the depletion region 36 can be increased. Therefore, the film thickness of the gate insulating film 37 formed on the depletion region 36 can be made larger than the film thickness of the gate insulating film 37 formed on other regions by oxidation.
  • the step of forming the gate electrode 38 may be started immediately, but the gate insulating film 37 may be formed by further nitriding or depositing the formed gate insulating film 37. Further, the gate electrode 38 is formed, and the gate electrode 38 and the gate insulating film 37 in the region other than the gate portion are removed while leaving the gate portion, whereby the structure shown in FIG. 15 is obtained. Thereafter, the process after the formation of the interlayer insulating film 39 is started. Note that the gate insulating film 37 in a region other than the gate portion may be removed in a step of removing a portion of the interlayer insulating film 39 that is in contact with the source electrode 40.
  • the gate insulating film 37 is formed as described above, it is desirable that the channel thickness t dep of the gate insulating film 37 at the gate electrode end on the depletion portion be larger than the channel thickness t ch of the channel portion.
  • the gate insulating film 37 so as to be 1.84 times the film thickness t ch of the portion, the electric field value in the gate insulating film 37 can be suppressed. As a result, the semiconductor device 30 can be stably operated.
  • the method of forming the gate insulating film 37 on the depletion region 36 so as to be thicker than the channel portion is shown in FIGS. 5 to 6 and FIGS. 12 to 15. May be used. Moreover, methods other than these can also be used.
  • SiC silicon carbide
  • a group III nitride such as GaN, AlGaN, and AlGaInN
  • a group II-VI such as ZnO, and the like
  • the method for forming a gate insulating film containing silicon is limited to deposition film formation, but it is possible to ensure stable operation and reliability in a configuration in which element capacitance is reduced.
  • a MOSFET in which the conductivity type of the substrate and the drift layer is the same and the drain electrode is provided on the substrate side has been described, but it is opposite to the side in contact with the substrate instead of the substrate side
  • the same effect can be obtained in a MOSFET having a drain electrode provided on the surface side and a MOSFET having an insulated gate bipolar transistor (Insulated Gate Bipolar Transistor) structure in which the conductivity types of the substrate and the drift layer are different.
  • these MOSFETs can also ensure stable operation and reliability in a configuration in which the element capacitance is reduced.
  • 1, 1A, 30, 30A, 30B, 60, 70, 80 semiconductor device 11, 31 n-type semiconductor substrate, 12, 32 n-type drift layer, 13, 33 p-type body region, 14, 34 n-type source region, 15, 35 p-type body contact region, 16, 36 depletion region, 17, 37 gate insulating film, 18, 18a, 38, 61, 71, 81 gate electrode, 19, 39 interlayer insulating film, 20, 40 source electrode, 21 , 41 drain electrode, 22, 42 wiring, 36a high concentration implantation region, 45 thick film insulating film, 46 thin film insulating film, 47 gate electrode precursor, 48 oxidized portion, 50, 51 channel layer.

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Abstract

　本発明は、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置およびその製造方法を提供することを目的とする。本発明では、ｎ型ソース領域（３４）上、ｐ型ボディ領域（３３）上およびデプレッション領域（３６）上にわたって、ゲート絶縁膜（３７）を設ける。このゲート絶縁膜（３７）上に、ｎ型ソース領域（３４）の一部分、ｐ型ボディ領域（３３）およびデプレッション領域（３６）の一部分を覆い、かつデプレッション領域（３６）上に端部を有するようにゲート電極（３８）を設ける。ゲート絶縁膜（３７）は、デプレッション領域（３６）上のゲート電極（３８）の端部の位置における膜厚ｔdepが、チャネル領域として機能するｐ型ボディ領域（３３）上における膜厚ｔchよりも大きくなるように形成する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、より詳細には、炭化珪素（ＳｉＣ）などのワイドギャップ半導体を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。
　省エネルギーの観点から、パワーデバイスの特性改善が求められている。そこで、次世代の高耐圧および低損失のスイッチング素子として、炭化珪素（ＳｉＣ）などのワイドギャップ半導体を用いた金属酸化物半導体（Metal Oxide Semiconductor；略称：ＭＯＳ）構造の電界効果トランジスタ（Field Effect Transistor；略称：ＦＥＴ）が有望視されている。以下、ＭＯＳ構造のＦＥＴを「ＭＯＳＦＥＴ」という。
　耐圧が６００Ｖ以上のパワーデバイスとしては、縦型の二重注入構造のＭＯＳＦＥＴが注目されている。このＭＯＳＦＥＴには、ユニポーラ素子としての利点を活かした高速動作が望まれている。高速動作のためには、素子容量を低減することが要求される。その中でも、ＭＯＳＦＥＴのゲート・ドレイン間の容量を低減することは、スイッチング素子として使用する場合のスイッチオン時、およびスイッチオフ時の両方のスイッチング損失の低減を図る上で重要とされている。
　ゲート・ドレイン間の容量を低減した構成としては、ｐ型ボディ領域に挟まれたデプレッション領域上の部分のゲート電極を取り除いた構成が、シリコン（Ｓｉ）を用いた半導体装置において示されている（たとえば、特許文献１参照）。また、ｐ型ボディ領域に挟まれたデプレッション領域上の部分のゲート電極を取り除いた構成は、ＳｉＣを用いた半導体装置においても示されている（たとえば、特許文献２参照）。
特開昭６０－２６２４６８号公報 特開２００６－１９６０８号公報
　前述のように半導体装置のＭＯＳＦＥＴとして機能する領域において、デプレッション領域上の部分のゲート電極を取り除いた構成が示されているが、この構成には以下のような問題がある。
　ＳｉＣのようなワイドギャップ半導体では、その絶縁破壊電界が２～３ＭＶ／ｃｍ、乃至はそれ以上となる。ゲート絶縁膜を構成する材料の誘電率は、半導体の誘電率と比べると小さい。たとえば、半導体の誘電率が、およそ１０前後であるのに対して、二酸化珪素（ＳｉＯ2）の誘電率は、３．９であり、半導体の誘電率の半分以下である。したがってゲート絶縁膜中では、電界値が半導体中よりも大きい。素子構造によっては、ゲート絶縁膜中の電界値は、半導体中の電界値の２倍以上となる可能性がある。
　特に、特許文献２に開示される半導体装置のように、ゲート電極をデプレッション領域上において取り除いた構成においては、そのゲート電極の端部付近のゲート絶縁膜に高電界が印加される可能性が生じる。このように高電界が印加されると、半導体装置を安定して動作させることができない。また半導体装置の信頼性が損なわれるという問題が生じる。
　本発明の目的は、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置およびその製造方法を提供することである。
　本発明の半導体装置は、半導体基板と、前記半導体基板の一方側の表面上に設けられる第１導電型ドリフト層と、前記第１導電型ドリフト層の表面部に選択的に形成される第２導電型ボディ領域と、前記第２導電型ボディ領域内に選択的に形成される第１導電型ソース領域と、前記第１導電型ドリフト層の表面部に選択的に形成され、前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域と、前記第１導電型ソース領域上、前記第２導電型ボディ領域上および前記第１導電型デプレッション領域上にわたって設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極とを備え、前記ゲート電極は、前記第１導電型ソース領域の一部分、前記第２導電型ボディ領域および前記第１導電型デプレッション領域の一部分を覆うように前記ゲート絶縁膜上に設けられ、前記第１導電型デプレッション領域上に端部を有し、前記第１導電型デプレッション領域上の前記ゲート電極の端部の位置における前記ゲート絶縁膜の膜厚は、前記第２導電型ボディ領域上における前記ゲート絶縁膜の膜厚よりも大きいことを特徴とする。
　本発明の半導体装置の製造方法は、半導体基板の一方側の表面上に第１導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域を形成する工程と、前記第１導電型ソース領域上、前記第２導電型ボディ領域上および前記第１導電型デプレッション領域上にわたって、薄膜絶縁膜を形成する工程と、前記薄膜絶縁膜上に、前記第１導電型ソース領域、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を覆うように、多結晶シリコン膜から成るゲート電極前駆体を形成する工程と、前記第１導電型デプレッション領域上に端部を有するように、前記多結晶シリコン膜の一部を除去する工程と、前記多結晶シリコン膜を酸化する工程とを備えることを特徴とする。
　また本発明の半導体装置の製造方法は、半導体基板の一方側の表面上に第１導電型ドリフト層を形成する工程と、前記第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および前記第１導電型ソース領域から離隔して前記第２導電型ボディ領域に隣接する第１導電型デプレッション領域を形成する工程と、前記第２導電型ボディ領域および前記第１導電型デプレッション領域の表面部を酸化する工程とを備え、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を形成する工程では、前記第１導電型デプレッション領域の表面部における添加元素の濃度が、前記第２導電型ボディ領域の表面部における添加元素の濃度よりも高くなるように、前記第１導電型デプレッション領域を形成することを特徴とする。
　本発明の半導体装置によれば、ゲート電極は、第１導電型ソース領域の一部分、第２導電型ボディ領域および第１導電型デプレッション領域の一部分を覆うように設けられ、第１導電型デプレッション領域上に端部を有する。これによって、ゲート電極が第１導電型デプレッション領域全体を覆うように設けられる場合に比べて、ゲート電極とドレイン電極との間の容量を低減することができるので、スイッチング素子として使用する場合のスイッチング損失の低減を図ることができる。
　また第１導電型デプレッション領域上のゲート電極の端部の位置におけるゲート絶縁膜の膜厚は、第２導電型ボディ領域上におけるゲート絶縁膜の膜厚よりも大きい。これによって、ゲート電極に耐圧付近の電圧が印加されたときのゲート電極の端部付近におけるゲート絶縁膜中の電界値を低減することができる。したがって、半導体装置を安定して動作させることが可能となる。また半導体装置の信頼性を確保することが可能となる。
　本発明の半導体装置の製造方法によれば、半導体基板の一方側の表面上に形成された第１導電型ドリフト層の表面部の第１導電型ソース領域上、第２導電型ボディ領域上および第１導電型デプレッション領域上にわたって、薄膜絶縁膜が形成される。この薄膜絶縁膜上に、第１導電型ソース領域、前記第２導電型ボディ領域および前記第１導電型デプレッション領域を覆うように、多結晶シリコン膜から成るゲート電極前駆体が形成される。ゲート電極前駆体は、第１導電型デプレッション領域上に端部を有するように一部が除去された後、酸化される。ゲート電極前駆体の端部は、他の部分に比べて、酸化される度合が大きいので、ゲート電極前駆体である多結晶シリコン膜を酸化することによって、ゲート電極の端部となるゲート電極前駆体の端部の位置において、薄膜絶縁膜を厚膜化することが可能である。
　したがって、第１導電型デプレッション領域上のゲート電極の端部の位置における膜厚が、第２導電型ボディ領域上における膜厚よりも大きいゲート絶縁膜を容易に形成することができる。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。
　また本発明の半導体装置の製造方法によれば、半導体基板の一方側の表面上に形成された第１導電型ドリフト層の表面部に、第１導電型ソース領域を含む第２導電型ボディ領域、および第１導電型デプレッション領域が形成される。その後、第２導電型ボディ領域および第１導電型デプレッション領域の表面部が酸化される。第１導電型デプレッション領域の表面部における添加元素の濃度は、第２導電型ボディ領域の表面部における添加元素の濃度よりも高いので、第２導電型ボディ領域および第１導電型デプレッション領域の表面部が酸化されるとき、第１導電型デプレッション領域の表面部では、第２導電型ボディ領域の表面部に比べて、酸化速度が大きくなる。
　したがって、第２導電型ボディ領域および第１導電型デプレッション領域の表面部を酸化することによって、第１導電型デプレッション領域上における膜厚が、第２導電型ボディ領域上における膜厚よりも大きいゲート絶縁膜を形成することが可能である。これによって、スイッチング損失の低減を図るとともに、安定した動作が可能であり、信頼性を確保することができる半導体装置を容易に製造することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の前提となる半導体装置１の一部を示す断面図である。 本発明の前提となる他の半導体装置１Ａの一部を示す断面図である。 本発明の実施の一形態である半導体装置３０の一部を示す断面図である。 ゲート絶縁膜３７の膜厚比と、ゲート絶縁膜３７のゲート電極端付近での電界値との関係を示すグラフである。 厚膜絶縁膜４５の形成が終了した段階の状態を示す断面図である。 ゲート絶縁膜３７を形成した段階の状態を示す断面図である。 チャネル層を備える半導体装置の一例である半導体装置３０Ａの構成を示す断面図である。 チャネル層を備える半導体装置の他の例である半導体装置３０Ｂの構成を示す断面図である。 他のゲート電極６１を備える半導体装置６０の構成を示す断面図である。 さらに他のゲート電極７１を備える半導体装置７０の構成を示す断面図である。 さらに他のゲート電極８１を備える半導体装置８０の構成を示す断面図である。 ゲート絶縁膜３７の他の形成方法における各工程の段階の状態を示す断面図である。 ゲート絶縁膜３７の他の形成方法における各工程の段階の状態を示す断面図である。 ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。 ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。
　＜前提技術＞
　本発明の半導体装置を説明する前に、本発明の前提となる半導体装置について説明する。図１は、本発明の前提となる半導体装置１の一部を示す断面図である。図２は、本発明の前提となる他の半導体装置１Ａの一部を示す断面図である。図１および図２に示す半導体装置１，１Ａは、炭化珪素（ＳｉＣ）パワーデバイスである。図１および図２には、各半導体装置１，１ＡのＭＯＳＦＥＴとして動作する領域の素子構造の最小単位（以下「素子単位構造」という場合がある）の断面を示している。図１，図２に示す半導体装置１，１Ａは、素子単位構造がそれぞれ図１，図２の左右方向に折り返されて連続した構造になっている。
　図１に示す半導体装置１および図２に示す半導体装置１Ａの素子単位構造は、それぞれｎ型半導体基板１１と、ｎ型ドリフト層１２と、ｐ型ボディ領域１３と、ｎ型ソース領域１４と、ｐ型ボディコンタクト領域１５と、デプレッション領域１６と、ゲート絶縁膜１７と、ゲート電極１８，１８ａと、層間絶縁膜１９と、ソース電極２０と、ドレイン電極２１と、配線２２とを備えて構成される。
　図１に示す半導体装置１では、ｐ型ボディ領域１３に挟まれたデプレッション領域１６上にもゲート電極１８が設けられている。パワーデバイスとして用いられる半導体装置には、高速動作のために、素子容量を低減することが要求される。その中でも、ＭＯＳＦＥＴとして動作する領域のゲート・ドレイン間の容量を低減することは、スイッチング素子として使用する場合のスイッチオン時およびスイッチオフ時の両方のスイッチング損失の低減を図る上で重要である。
　そこで、図２に示す半導体装置１Ａのように、図１に示す半導体装置１におけるデプレッション領域１６上のゲート電極１８を取り除いた構成にすることによって、換言すればデプレッション領域１６上の部分が取り除かれたゲート電極１８ａを設けることによって、ゲート・ドレイン間の容量を低減している。
　しかし、図２に示す半導体装置１Ａのように、デプレッション領域１６上のゲート電極１８を取り除いた構成では、以下のような問題がある。ＳｉＣなどのワイドギャップ半導体では、絶縁破壊電界が２～３ＭＶ／ｃｍ、乃至はそれ以上となる。ゲート絶縁膜１７を構成する材料の誘電率は、半導体の誘電率と比べると小さい。例えば、半導体の誘電率が、およそ１０前後であるのに対して、二酸化珪素（ＳｉＯ2、シリコン酸化膜）の誘電率は、３．９であり、半導体の誘電率の半分以下である。したがってゲート絶縁膜１７中では、電界値が半導体中よりも大きい。素子構造によっては、ゲート絶縁膜１７中の電界値は、半導体中の電界値の２倍以上となる可能性がある。
　特に、図２に示す半導体装置１Ａのように、ゲート電極１８ａをデプレッション領域１６上において取り除いた構成においては、点Ｅで示されるゲート電極１８ａの端部付近のゲート絶縁膜１７に高電界が印加される可能性が生じる。このように高電界が印加されると、半導体装置１Ａを安定して動作させることができない。また半導体装置１Ａの信頼性が損なわれるという問題が生じる。
　そこで本発明の半導体装置では、以下に示す実施の形態の構成を採用している。以下の実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として、説明する。
　＜実施の形態＞
　図３は、本発明の実施の一形態である半導体装置３０の一部を示す断面図である。本実施の形態の半導体装置３０は、炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置、より詳細にはＳｉＣパワーデバイスである。図３には、半導体装置３０のＭＯＳＦＥＴとして動作する領域の素子構造の最小単位（以下「素子単位構造」という場合がある）の断面を示している。本実施の形態の半導体装置３０は、この素子単位構造が図３の左右方向に折り返されて連続した構造になっている。
　半導体装置３０は、図３に示すように、素子単位構造として、ｎ型半導体基板３１と、ｎ型ドリフト層３２と、ｐ型ボディ領域３３と、ｎ型ソース領域３４と、ｐ型ボディコンタクト領域３５と、デプレッション領域３６と、ゲート絶縁膜３７と、ゲート電極３８と、層間絶縁膜３９と、ソース電極４０と、ドレイン電極４１と、配線４２とを備えて構成される。
　ｎ型半導体基板３１は、ｎ型低抵抗ＳｉＣ基板によって実現される。ｎ型ドリフト層３２は、ｎ型ＳｉＣドリフト層によって実現される。ｐ型ボディ領域３３は、ｐ型ＳｉＣボディ領域によって実現される。ｎ型ソース領域３４は、ｎ型ＳｉＣソース領域によって実現される。
　ｎ型ドリフト層３２は、耐圧を保持するための層である。ｎ型ドリフト層３２は、ｎ型半導体基板３１上に、エピタキシャル成長によって形成される。ｎ型ドリフト層３２は、ｎ型半導体基板３１の一方側の表面部全体にわたって形成される。ｎ型ドリフト層３２は、たとえば３μｍ以上１５０μｍ以下程度の層厚に形成される。またｎ型ドリフト層３２は、たとえば０．５×１０15／ｃｍ3以上１５×１０15／ｃｍ3以下程度のドーピング濃度で形成される。ｋＶ級の耐圧を考慮すると、ｎ型ドリフト層３２の層厚は、５μｍ以上２０μｍ以下であることが望ましく、またドーピング濃度は、５×１０15／ｃｍ3以上１５×１０15／ｃｍ3以下であることが望ましい。
　ｐ型ボディ領域３３およびｎ型ソース領域３４は、ｎ型ドリフト層３２中にイオン注入した後、活性化熱処理工程を実施することによって、ｎ型ドリフト層３２中に選択的に形成される。ｐ型ボディ領域３３は、ｎ型ドリフト層３２の表面部、具体的にはｎ型半導体基板３１に接する側とは反対側の表面部の選択された領域に形成される。ｎ型ソース領域３４は、ｐ型ボディ領域３３の内部、具体的にはｐ型ボディ領域３３の表面部の選択された領域に形成される。
　ｐ型ボディ領域３３は、たとえば０．５μｍ以上２μｍ以下程度の層厚に形成される。またｐ型ボディ領域３３は、たとえば３×１０17／ｃｍ3以上２０×１０17／ｃｍ3以下程度のドーピング濃度で形成される。
　ｐ型ボディ領域３３は、一様なドーピング濃度で形成されてもよいが、本実施の形態では、チャネルが形成される、またはチャネルと近接することになる最表面部においてドーピング濃度を下げた構成になっている。ここで、ｐ型ボディ領域３３の最表面部とは、ゲート絶縁膜３７に接する側の表面部のことである。ｐ型ボディ領域３３の最表面部のドーピング濃度を下げることによって、不純物による散乱が低減されて、チャネルにおけるキャリアの移動度が増加するので、素子抵抗を下げることができる。
　ｎ型ソース領域３４は、たとえば０．３μｍ以上１μｍ以下程度の層厚に形成される。またｎ型ソース領域３４は、たとえば５×１０18／ｃｍ3以上５０×１０18／ｃｍ3以下程度のドーピング濃度で形成される。
　ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３のうち、ソース電極４０と接触する領域である。ｐ型ボディコンタクト領域３５は、ｎ型ソース領域３４に接して形成される。ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３の表面部の一部分を構成する。ｐ型ボディコンタクト領域３５は、たとえば５×１０18／ｃｍ3以上５０×１０18／ｃｍ3以下程度のドーピング濃度、すなわちｐ型ボディ領域３３の他の部分よりも高いドーピング濃度で形成される。ｐ型ボディコンタクト領域３５は、ｐ型ボディ領域３３の他の部分よりも高いドーピング濃度となるように、別途選択的にイオン注入を行うことによって形成される。
　ｎ型ドリフト層３２の表面部のうち、ｐ型ボディ領域３３が形成されないｎ型領域は、デプレッション領域３６となる。このデプレッション領域３６のドーピング濃度は、ｎ型ドリフト層３２のドーピング濃度のままでもよいが、本実施の形態では、ｎ型ドリフト層３２のドーピング濃度よりも高められている。具体的には、デプレッション領域３６のｎ型不純物のドーピング濃度（以下「ｎ型ドーピング濃度」という場合がある）は、たとえば３×１０16／ｃｍ3以上３０×１０16／ｃｍ3以下程度である。このようにデプレッション領域３６のｎ型ドーピング濃度を高めることによって、素子抵抗を下げることが可能である。デプレッション領域３６のｎ型ドーピング濃度は、別途イオン注入を施すか、またはｎ型ドリフト層３２の成長時にドーピングプロファイルを成長とともに変えることによって、高めることができる。
　ゲート絶縁膜３７およびゲート電極３８の部分（以下「ゲート部」という場合がある）は、ｎ型半導体基板３１上に形成された層構造上、すなわちｐ型ボディ領域３３、ｎ型ソース領域３４、ｐ型ボディコンタクト領域３５およびデプレッション領域３６を含むｎ型ドリフト層３２上に設けられる。
　ゲート絶縁膜３７は、ｎ型ソース領域３４の一部分上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって設けられる。ゲート電極３８は、ゲート絶縁膜３７の一部分に設けられる。具体的には、ゲート電極３８は、ゲート絶縁膜３７のｐ型ボディ領域３３と接する部分であるチャネル部上、およびゲート絶縁膜３７のデプレッション領域３６と接する部分であるデプレッション部の一部分上にわたって設けられる。
　ゲート絶縁膜３７は、シリコン酸化膜またはシリコン酸化窒化膜などによって実現される。ゲート絶縁膜３７は、たとえば、ｎ型ドリフト層３２を構成する炭化珪素半導体の熱酸化もしくは窒化、ゲート絶縁膜３７となる絶縁材料の堆積成膜、またはこれらの併用によって形成される。ゲート絶縁膜３７のｐ型ボディ領域３３と接する部分であるチャネル部は、１０ｎｍ以上１００ｎｍ以下程度の厚さに形成される。ゲート電極３８は、多結晶シリコン膜または金属膜によって実現される。
　本実施の形態では、ゲート絶縁膜３７は、デプレッション部のうち、少なくともゲート電極３８の端部の位置における膜厚（以下「ゲート電極端における膜厚」という）ｔdepが、チャネル部の膜厚ｔchよりも大きくなるように形成される。
　層間絶縁膜３９は、ｎ型ドリフト層３２のソース電極４０との接触部となる領域を除く残余の領域上に設けられる。具体的には、層間絶縁膜３９は、ｎ型ソース領域３４のソース電極４０と接触する部分を除く残余の部分、ゲート絶縁膜３７、およびゲート電極３８を覆うように設けられる。
　ソース電極４０は、ｎ型ドリフト層３２のソース電極４０との接触部となる領域上に設けられる。具体的には、ソース電極４０は、ｐ型ボディコンタクト領域３５上、およびｎ型ソース領域３４の層間絶縁膜３９で覆われていない部分上にわたって設けられる。ドレイン電極４１は、ｎ型半導体基板３１の下面部、すなわちｎ型半導体基板３１のｎ型ドリフト層３２が形成される表面部とは反対側の表面部の全体にわたって設けられる。配線４２は、ソース電極４０上および層間絶縁膜３９上に設けられる。また図示しないが、半導体装置３０の外周部には、ゲート電極３８と外部との電気的接続のためのゲート電極パッドが形成される。この外周部においては、半導体装置３０は、層間絶縁膜３９上の配線４２が除去された構成となる。
　半導体装置３０は、ゲート電圧をしきい値電圧以上に印加することによって、ソース・ドレイン間をオンさせる、換言すればソース・ドレイン間に電流を流すことができる。また半導体装置３０は、ゲート電圧をしきい値電圧未満とすることによって、ソース・ドレイン間をオフさせる、換言すればソース・ドレイン間の電流を単位面積あたりｍＡ以下にすることができる。
　半導体装置３０がオフのときには、耐圧に近い電圧がソース・ドレイン間に印加される可能性がある。そのときのゲート電極端付近におけるゲート絶縁膜３７中の電界値の、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepに対する依存性をデバイスシミュレーションから計算した結果を図４に示す。
　図４は、ゲート絶縁膜３７の膜厚比と、ゲート絶縁膜３７のゲート電極端付近での電界値との関係を示すグラフである。図４の横軸は、ゲート絶縁膜３７の膜厚比、具体的には、チャネル部の膜厚ｔchに対する、デプレッション部のゲート電極端における膜厚ｔdepの比率（ｔdep／ｔch）を示す。図４の縦軸は、ゲート絶縁膜３７のゲート電極端付近での電界値（ＭＶ／ｃｍ）を示す。図４では、ゲート絶縁膜３７のゲート電極端付近での電界値として、耐圧に近い電圧がソース・ドレイン間に印加されたときの、ゲート絶縁膜中での電界の最大値を示している。この値は、図３に示す点Ｅでの電界値に相当する。点Ｅは、図３に示す半導体装置３０において、チャネル部からデプレッション部に向かって見たときに、ゲート絶縁膜３７の膜厚が増加し始める位置を示している。この点Ｅで示される位置、すなわち最も高電界となる位置は、前述の図２に示す前提技術の半導体装置１Ａで示されるゲート絶縁膜１７の厚さが一様な場合においては、図２中の点Ｅ、すなわちゲート電極１７の端の位置に相当する。
　図４から判るように、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepがチャネル部のゲート絶縁膜３７の膜厚ｔchと同じ、すなわちゲート絶縁膜３７の膜厚比（ｔdep／ｔch）が１のときは、ゲート電極端付近でのゲート絶縁膜３７中の電界値は６ＭＶ／ｃｍを超える。この状態では、ゲート絶縁膜３７を介したトンネル電流の存在が無視できない状況となり、半導体装置を安定に動作させることが困難である。
　前述のように本実施の形態では、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchよりも大きくなっており、ゲート絶縁膜３７の膜厚比（ｔdep／ｔch）は、１を超える。図４から判るように、ゲート絶縁膜３７の膜厚比（ｔdep／ｔch）が１を超えると、ゲート電極端付近におけるゲート絶縁膜３７中の電界値は低下する。つまり、ゲート絶縁膜３７のゲート電極端における膜厚ｔdepを、チャネル部の膜厚ｔchよりも大きくすることによって、ゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができる。これによって、ゲート絶縁膜３７をトンネルする電流が発生しないようにすることが可能であるので、半導体装置３０の信頼性を確保することができる。
　また図４から明らかなように、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが大きくなるとともに、ゲート電極端付近におけるゲート絶縁膜３７中の電界値は低下する。具体的には、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepを、チャネル部のゲート絶縁膜３７の膜厚ｔchの１．８４倍以上にする、すなわちゲート絶縁膜３７の膜厚比（ｔdep／ｔch）を１．８４以上にすると、ゲート絶縁膜３７のゲート電極端付近での電界値を４ＭＶ／ｃｍ以下に抑えることができる。したがって、ゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchの１．８４倍以上であることが好ましい。
　以上のように、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepをより厚くすることによって電界値は低減されるが、図４に示すように、電界値が低減される度合いは飽和傾向である。したがって、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepの上限は、プロセスのし易さを確保する観点から選ばれることが好ましい。プロセスのし易さを確保する観点からは、デプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepの上限は、チャネル部のゲート電極３８の厚み寸法程度である。
　以上のように本実施の形態によれば、ゲート電極３８は、ｎ型ソース領域３４の一部分、ｐ型ボディ領域３３およびデプレッション領域３６の一部分を覆うように設けられ、デプレッション領域３６上に端部を有する。これによって、ゲート電極３８がデプレッション領域３６全体を覆うように設けられる場合に比べて、ゲート電極３８とドレイン電極４１との間の容量を低減することができるので、スイッチング素子として使用する場合のスイッチング損失の低減を図ることができる。
　またデプレッション部のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepは、チャネル部のゲート絶縁膜３７の膜厚ｔchよりも大きいので、ゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート電極に耐圧付近の電圧が印加されたときのゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができる。これによって、半導体装置３０を安定して動作させることが可能となる。またゲート絶縁膜３７をトンネルする電流が発生しないようにすることが可能であるので、半導体装置３０の信頼性を確保することができる。
　また本実施の形態では、ゲート絶縁膜３７のデプレッション部のゲート電極端における膜厚ｔdepは、ゲート絶縁膜３７のチャネル部の膜厚ｔchの１．８４倍以上であるので、ゲート絶縁膜３７のゲート電極端付近での電界値を可及的に低く、具体的には４ＭＶ／ｃｍ以下に抑えることができる。したがって、ゲート絶縁膜３７をトンネルする電流の発生をより確実に抑えることが可能であるので、半導体装置３０の信頼性をより確実に確保することができる。
　本実施の形態の半導体装置３０は、以下のようにして製造される。図５は、厚膜絶縁膜４５の形成が終了した段階の状態を示す断面図である。図６は、ゲート絶縁膜３７を形成した段階の状態を示す断面図である。まずｎ型半導体基板３１上に、ｎ型ドリフト層３２をエピタキシャル成長させて形成する。
　形成したｎ型ドリフト層３２のうち、ｐ型ボディ領域３３を形成する領域にｐ型不純物をイオン注入し、さらにｎ型ソース領域３４を形成する領域にｎ型不純物をイオン注入する。またｐ型ボディ領域３３を形成する領域のうち、ｐ型ボディコンタクト領域３５を形成する領域に、他の部分のドーピング濃度よりも高いドーピング濃度となるように、ｐ型不純物を別途選択的にイオン注入する。またｎ型ドリフト層３２のデプレッション領域３６となる領域に、ｎ型ドリフト層３２の形成時のドーピング濃度よりも高いドーピング濃度となるように、ｎ型不純物を別途選択的にイオン注入する。
　次いで、イオン注入した不純物を活性化させるための活性化熱処理工程を実施する。このようにして、ｐ型ボディ領域３３、ｎ型ソース領域３４およびｐ型ボディコンタクト領域３５を形成する。ｎ型ドリフト層３２の表面部のうち、ｐ型ボディ領域３３が形成されないｎ型領域は、デプレッション領域３６となる。本実施の形態では、デプレッション領域３６となる領域に前述のように別途イオン注入を施すので、ｎ型ドリフト層３２の形成時のｎ型ドーピング濃度よりもｎ型ドーピング濃度が高められたデプレッション領域３６を形成することができる。デプレッション領域３６のｎ型ドーピング濃度は、ｎ型ドリフト層３２のエピタキシャル成長時に、ドーピングプロファイルを成長とともに変えることによって高めてもよい。
　次いで、図５に示すように、チャネル部のゲート絶縁膜３７の形成前に別途、厚膜絶縁膜４５を形成し、厚膜絶縁膜４５のデプレッション領域３６上の部分を残して、それ以外の部分を除去する。厚膜絶縁膜４５は、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用で成膜することによって形成される。
　その後、図６に示すように、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、ゲート絶縁膜３７を形成する。
　このようにデプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、デプレッション領域３６上の部分であるデプレッション部における膜厚が、チャネル部における膜厚よりも大きいゲート絶縁膜３７を形成することができる。ゲート絶縁膜３７は、より詳細には、デプレッション部のうち、少なくともゲート電極端における膜厚ｔdepが、チャネル部の膜厚ｔchの１．８４倍以上になるように形成される。ゲート絶縁膜３７のデプレッション部の膜厚は、厚膜絶縁膜４５の膜厚によって調整することができる。このようにして図６の構成が得られる。
　以上のようにしてゲート絶縁膜３７を形成した後、多結晶シリコン膜または金属膜を成膜することによって、ゲート電極３８を形成する。ゲート部以外の領域については、形成したゲート電極３８および形成したゲート絶縁膜３７を除去する。具体的には、形成したゲート電極３８のうち、ゲート絶縁膜３７のチャネル部上に形成された部分、およびゲート絶縁膜３７のデプレッション部のゲート電極３８を形成するべき部分上に形成された部分は残して、それ以外の部分を除去する。また、形成したゲート絶縁膜３７のうち、ｎ型ソース領域３４上のゲート絶縁膜３７を形成するべき部分、ｐ型ボディ領域上およびデプレッション領域３６上に形成された部分は残して、それ以外の部分を除去する。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、以下で述べる層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
　本実施の形態では、ゲート絶縁膜３７のデプレッション部上におけるゲート電極３８の端部は、端に向かうに従って膜厚が小さくなり、端では膜厚が零になるような形状に形成される。より詳細には、ゲート電極３８の端部の形状は、厚み方向に平行な断面形状が三角形状となる形状である。ゲート電極３８の端部の断面形状は、三角形状に限らず、角が丸まった形状であってもよく、台形状であってもよい。また三角形状としては、図３に示すように先端が直角に近い形状であってもよく、先端が鋭角、すなわち先端が尖った形状であってもよい。
　ゲート電極３８の形成後は、層間絶縁膜３９を形成する。形成した層間絶縁膜３９のうち、ｎ型ドリフト層３２のソース電極４０との接触部となる領域に形成された部分を除去した後、その層間絶縁膜３９を除去した部分にソース電極４０を形成する。次いで、ｎ型半導体基板３１の裏面部分、すなわちｎ型ドリフト層３２が形成される側とは反対側の表面部にドレイン電極４１を形成する。さらにソース電極４０および層間絶縁膜３９上に配線４２を形成する。図示しないが、ゲート電極パッドが形成される半導体装置３０の外周部においては、層間絶縁膜３９上の配線４２を除去する。このようにして半導体装置３０を得る。
　以上のように本実施の形態によれば、デプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料をさらに成膜するので、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。これによって、ゲート絶縁膜３７のゲート電極端における膜厚ｔdepがチャネル部の膜厚ｔchと同じ場合に比べて、ゲート絶縁膜３７のゲート電極端付近での電界値を低下させることができるので、ゲート絶縁膜３７をトンネル効果で流れる電流が発生しないようにすることが可能である。したがって、前述のように信頼性が確保された半導体装置３０を製造することができる。
　以上に述べた本実施の形態では、ゲート絶縁膜３７の形成前に一括してイオン注入種の活性化熱処理を行っているが、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
　また本実施の形態の半導体装置３０は、チャネル層を備えない構成であるが、半導体装置は、チャネル層を備える構成であってもよい。図７は、チャネル層を備える半導体装置の一例である半導体装置３０Ａの構成を示す断面図である。図８は、チャネル層を備える半導体装置の他の例である半導体装置３０Ｂの構成を示す断面図である。図７に示す半導体装置３０Ａは、ｎ型半導体基板３１上に形成された層構造上、すなわちｐ型ボディ領域３３、ｎ型ソース領域３４、ｐ型ボディコンタクト領域３５およびデプレッション領域３６を含むｎ型ドリフト層３２上に、チャネル層５０を備える。チャネル層５０は、ｎ型ソース領域３４の一部分上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって設けられる。図７に示すチャネル層５０は、たとえばエピタキシャル成長によって形成される。
　図８に示す半導体装置３０Ｂは、ｎ型ドリフト層３２の内部にチャネル層５１を備える。チャネル層５１は、ｎ型ドリフト層３２の表面部、具体的にはｎ型ドリフト層３２のｎ型半導体基板３１に接する側とは反対側の表面部の選択された領域に形成される。より詳細には、チャネル層５１は、ｎ型ソース領域３４の表面部の一部分、ｐ型ボディ領域３３の表面部、およびデプレッション領域３６の表面部にわたって形成される。図８に示すチャネル層５１は、たとえば選択的なイオン注入によって形成される。
　前述のチャネル層５０，５１上に、ゲート部であるゲート絶縁膜３７およびゲート電極３８が設けられる。チャネル層５０，５１は、ＳｉＣチャネル層によって実現される。チャネル層５０，５１の導電型は、ｎ型およびｐ型のいずれでもよい。
　チャネル層は、前述のｐ型ボディ領域３３などを形成するときのイオン注入種の活性化熱処理によって生じた表面荒れを改善するためには、たとえば図７に示すチャネル層５０のように、エピタキシャル成長によって形成することが望ましい。活性化熱処理によって生じる表面荒れが少なければ、チャネル層は、図８に示すチャネル層５１のように、選択的なイオン注入によって形成した構造としてもよい。
　図８に示すように選択的なイオン注入によってチャネル層５１を形成する場合には、前述の図３に示す本実施の形態と同様に、ゲート絶縁膜３７の形成前に一括してイオン注入種の活性化熱処理を行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。また図７に示すようにエピタキシャル成長によってチャネル層５０を形成する場合には、チャネル層５０の形成前に一括してイオン注入種の活性化熱処理を行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
　また本実施の形態では、デプレッション部上におけるゲート電極３８の端部の形状（以下「ゲート電極端の形状」という場合がある）は、端に向かうに従ってゲート電極３８の膜厚が小さくなり、端ではゲート電極３８の膜厚が零になるような形状である。ゲート電極端の形状は、これに限定されるものではなく、種々の形状を採ることができる。
　図９は、他のゲート電極６１を備える半導体装置６０の構成を示す断面図である。図１０は、さらに他のゲート電極７１を備える半導体装置７０の構成を示す断面図である。図１１は、さらに他のゲート電極８１を備える半導体装置８０の構成を示す断面図である。
　ゲート電極端の形状は、前述の図３に示すように電極端に向かってゲート電極の厚みが薄くなり、電極端ではゲート電極の膜厚が無くなるような形状に限らず、図９に示すゲート電極６１のように、電極端でゲート電極が膜厚を有する形状であってもよく、また図１０に示すゲート電極７１および図１１に示すゲート電極８１のように、デプレッション部上においてもゲート電極がチャネル部上と同じ膜厚を有する形状であってもよい。図１０は、ゲート絶縁膜３７の膜厚が最大膜厚に達した位置とゲート電極端の位置とが一致している場合のゲート電極７１を示す。図１１は、ゲート電極端が、ゲート絶縁膜３７の膜厚が最大膜厚に達した位置から、さらに延びている場合のゲート電極８１を示す。
　また図１０に示すゲート電極７１および図１１に示すゲート電極８１は、一様な膜厚に形成される。図１０に示すゲート電極７１は、ゲート絶縁膜３７の膜厚が最大膜厚に達する位置まで形成されている。図１１に示すゲート電極８１は、ゲート絶縁膜３７の膜厚が最大膜厚に達する位置から、さらに延びて形成されている。
　図９～図１１に示すいずれの構成においても、デプレッション領域上のゲート電極を取り除いた構成であるので、ゲート・ドレイン間の容量が低減され、デプレッション領域３６上全体にゲート電極が存在する構成と比べてスイッチング損失を低減することができる。
　また本実施の形態では、デプレッション領域３６上に厚膜絶縁膜４５を形成した後、絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用でさらに成膜することによって、ゲート絶縁膜３７を形成するが、ゲート絶縁膜３７の形成方法は、これに限定されない。
　図１２および図１３は、ゲート絶縁膜３７の他の形成方法における各工程の状態を示す断面図である。さらに詳細に述べると、図１２は、薄膜絶縁膜４６およびゲート電極前駆体４７を形成した段階の状態を示す断面図であり、図１３は、ゲート絶縁膜３７およびゲート電極３８を形成した段階の状態を示す断面図である。ゲート電極３８が多結晶シリコン膜で実現される場合には、図１２および図１３に示すように、多結晶シリコン膜の酸化を利用して、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。
　この場合、以下のようにしてゲート絶縁膜３７を形成する。前述のようにしてｐ型ボディ領域３３、ｎ型ソース領域３４およびｐ型ボディコンタクト領域３５を形成した後、まず図１２に示すように、ｎ型ソース領域３４上、ｐ型ボディ領域３３上、ｐ型ボディ領域３３上およびデプレッション領域３６上にわたって、一様な膜厚で薄膜絶縁膜４６を形成する。図１２に示す例では、ｎ型ドリフト層３２の表面部全体にわたって、薄膜絶縁膜４６を形成する。薄膜絶縁膜４６は、ゲート絶縁膜３７となる絶縁材料を熱酸化、窒化、堆積成膜、またはこれらの併用で成膜することによって形成される。
　形成された薄膜絶縁膜４６上に、ｎ型ソース領域３４、ｐ型ボディ領域３３およびデプレッション領域３６を覆うように、ゲート電極３８となる多結晶シリコン膜を成膜する。図１２に示す例では、薄膜絶縁膜４６上全体にわたって、多結晶シリコン膜を形成する。その後、デプレッション領域３６内に端部を有するように多結晶シリコン膜を除去することによって、ゲート電極前駆体４７を形成する。
　次いで、ゲート電極前駆体４７である多結晶シリコン膜を酸化する。ゲート電極前駆体４７の端部は、他の部分に比べて酸化される度合が大きい、すなわち酸化されやすい。したがって、ゲート電極前駆体４７である多結晶シリコン膜を酸化することによって、ゲート電極端において、他の部分よりも厚く酸化膜を形成して、薄膜絶縁膜４６の厚膜化を行うことが可能である。
　このようにゲート電極前駆体４７を酸化して薄膜絶縁膜４６を厚膜化することによって、デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成することができる。ゲート絶縁膜３７は、少なくともデプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが、チャネル部の膜厚ｔchの１．８４倍以上となるように形成されることが好ましい。ゲート絶縁膜３７のデプレッション部のゲート電極端における膜厚ｔdepは、たとえばゲート電極前駆体４７の酸化時間によって調整することができる。
　以上のようにしてゲート絶縁膜３７を形成する場合も、デプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepが、チャネル部の膜厚ｔchよりも大きくなるように、望ましくはチャネル部の膜厚ｔchの１．８４倍以上となるようにゲート絶縁膜３７を形成することによって、ゲート絶縁膜３７中の電界値を抑えることができる。これによって、半導体装置３０の安定動作が可能となる。
　以上のようにゲート電極前駆体４７を酸化させてゲート絶縁膜３７を形成する場合、ゲート電極前駆体４７の上部で酸化された領域である被酸化部４８は、層間絶縁膜３９と同様に、配線４２とゲート電極３８との間の絶縁膜として機能する。こうして得られた図１３に示す構造から、ゲート部領域を残して、被酸化部４８、ゲート電極３８、ゲート絶縁膜３７を除去し、層間絶縁膜３９の形成以降の工程に入ることになる。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
　なお、上記の図１２に示す例においては、ゲート電極前駆体４７となる多結晶シリコン膜をデプレッション領域３６上のみ除去した後、ゲート電極前駆体４７の酸化を行った。ゲート部以外の領域のゲート電極３８は後の工程で除去されるので、ゲート電極３８となる多結晶シリコン膜を成膜した後、ゲート電極３８を形成するべき部分以外の部分、具体的にはデプレッション領域３６上、ｎ型ソース領域３４上およびｐ型ボディコンタクト領域３５上の多結晶シリコン膜を除去してゲート電極前駆体４７を形成した後、ゲート電極前駆体４７の酸化を行ってもよい。
　デプレッション部のゲート電極端における膜厚ｔdepが、チャネル部における膜厚ｔchよりも大きいゲート絶縁膜３７を形成する方法としては、以下の方法を採ることもできる。図１４および図１５は、ゲート絶縁膜３７のさらに他の形成方法における各工程の段階の状態を示す断面図である。さらに詳細に述べると、図１４は、高濃度注入領域３６ａの形成が終了した段階の状態を示す断面図であり、図１５は、ゲート絶縁膜３７およびゲート電極３８を形成した段階の状態を示す断面図である。
　図１４および図１５に示す方法では、前述のようにしてｐ型ボディ領域３３などを形成する領域に不純物をイオン注入した後、デプレッション領域３６となる領域を高濃度化するときに、図１４に示すようにデプレッション領域３６の最表面部、具体的にはデプレッション領域３６のｎ型半導体基板３１を臨む側とは反対側の表面部に、高濃度注入領域３６ａを形成する。高濃度注入領域３６ａは、デプレッション領域３６全体のドーピング制御とは別に、デプレッション領域３６の最表面部のみに、さらに低抵抗化することが可能なｎ型ドーパントとなる元素、具体的にはＶ族の元素、またはドーピング濃度制御への影響が少ない不活性元素を１０19／ｃｍ3以上となるように注入することによって形成される。
　このように高濃度注入領域３６ａを設けることによって、ｎ型ドリフト層３２の表面部を構成する他の領域、具体的にはｐ型ボディ領域３３に比べて、デプレッション領域３６の結晶性を下げて、デプレッション領域３６の酸化速度が大きくなるようにすることができる。したがって、酸化によって、デプレッション領域３６上に形成されるゲート絶縁膜３７の膜厚を、他の領域上に形成されるゲート絶縁膜３７の膜厚よりも大きくすることが可能である。
　このあと、すぐにゲート電極３８の形成工程に入ってもよいが、形成されたゲート絶縁膜３７にさらに窒化または堆積成膜を施したものをゲート絶縁膜３７としてもよい。さらにゲート電極３８を形成し、ゲート部を残して、ゲート部以外の領域のゲート電極３８およびゲート絶縁膜３７を除去して、図１５に示す構造が得られる。このあと、層間絶縁膜３９の形成以降の工程に入ることになる。なお、ゲート部以外の領域のゲート絶縁膜３７の除去は、層間絶縁膜３９のうち、ソース電極４０と接触する部分を除去する工程において行ってもよい。
　以上のようにしてゲート絶縁膜３７を形成する場合も、デプレッション部上のゲート電極端におけるゲート絶縁膜３７の膜厚ｔdepをチャネル部の膜厚ｔchよりも大きくなるように、望ましくはチャネル部の膜厚ｔchの１．８４倍以上となるようにゲート絶縁膜３７を形成することによって、ゲート絶縁膜３７中の電界値を抑えることができる。これによって、半導体装置３０の安定動作が可能となる。
　以上のようにデプレッション領域３６上においてゲート絶縁膜３７をチャネル部よりも厚くなるように形成する方法を図５～図６および図１２～図１５に示したが、これらのうち２つ以上を組み合わせて用いてもよい。また、これら以外の方法を用いることもできる。
　以上の実施の形態では、半導体装置の一例として、炭化珪素（ＳｉＣ）を用いた場合について説明したが、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮなどのＩＩＩ族の窒化物、ＺｎＯなどのＩＩ－ＶＩ族などの、ＳｉＣ以外のワイドギャップ半導体において、ＭＯＳＦＥＴを構成する場合についても同様の効果がある。ＳｉＣ以外のワイドギャップ半導体の場合、シリコンを含むゲート絶縁膜の形成方法は堆積成膜に限られるが、素子容量を低減した構成における安定動作および信頼性の確保が可能である。
　以上の実施の形態では、半導体装置の一例として、基板とドリフト層との導電型が同じであり、基板側にドレイン電極を設けるＭＯＳＦＥＴについて説明したが、基板側でなく基板と接する側とは反対側の表面側にドレイン電極を設ける構成のＭＯＳＦＥＴ、および基板とドリフト層との導電型が異なる絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor）構造のＭＯＳＦＥＴにおいても同様の効果がある。具体的には、これらのＭＯＳＦＥＴにおいても、素子容量を低減した構成における安定動作および信頼性の確保が可能である。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１，１Ａ，３０，３０Ａ，３０Ｂ，６０，７０，８０　半導体装置、１１，３１　ｎ型半導体基板、１２，３２　ｎ型ドリフト層、１３，３３　ｐ型ボディ領域、１４，３４　ｎ型ソース領域、１５，３５　ｐ型ボディコンタクト領域、１６，３６　デプレッション領域、１７，３７　ゲート絶縁膜、１８，１８ａ，３８，６１，７１，８１　ゲート電極、１９，３９　層間絶縁膜、２０，４０　ソース電極、２１，４１　ドレイン電極、２２，４２　配線、３６ａ　高濃度注入領域、４５　厚膜絶縁膜、４６　薄膜絶縁膜、４７　ゲート電極前駆体、４８　被酸化部、５０，５１　チャネル層。

Claims (4)

  1. 　半導体基板（３１）と、
    　前記半導体基板（３１）の一方側の表面上に設けられる第１導電型ドリフト層（３２）と、
    　前記第１導電型ドリフト層（３２）の表面部に選択的に形成される第２導電型ボディ領域（３３）と、
    　前記第２導電型ボディ領域（３３）内に選択的に形成される第１導電型ソース領域（３４）と、
    　前記第１導電型ドリフト層（３２）の表面部に選択的に形成され、前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）と、
    　前記第１導電型ソース領域（３４）上、前記第２導電型ボディ領域（３３）上および前記第１導電型デプレッション領域（３６）上にわたって設けられるゲート絶縁膜（３７）と、
    　前記ゲート絶縁膜（３７）上に設けられるゲート電極（３８，６１，７１，８１）とを備え、
    　前記ゲート電極（３８，６１，７１，８１）は、前記第１導電型ソース領域（３４）の一部分、前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）の一部分を覆うように前記ゲート絶縁膜（３７）上に設けられ、前記第１導電型デプレッション領域（３６）上に端部を有し、
    　前記第１導電型デプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚よりも大きいことを特徴とする半導体装置。
  2. 　前記第１導電型デプレッション領域（３６）上の前記ゲート電極（３８，６１，７１，８１）の端部の位置における前記ゲート絶縁膜（３７）の膜厚は、前記第２導電型ボディ領域（３３）上における前記ゲート絶縁膜（３７）の膜厚の１．８４倍以上であり、かつ前記第２導電型ボディ領域（３３）上における前記ゲート電極（３８，６１，７１，８１）の膜厚以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　半導体基板（３１）の一方側の表面上に第１導電型ドリフト層（３２）を形成する工程と、
    　前記第１導電型ドリフト層（３２）の表面部に、第１導電型ソース領域（３４）を含む第２導電型ボディ領域（３３）、および前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）を形成する工程と、
    　前記第１導電型ソース領域（３４）上、前記第２導電型ボディ領域（３３）上および前記第１導電型デプレッション領域（３６）上にわたって、薄膜絶縁膜（４６）を形成する工程と、
    　前記薄膜絶縁膜（４６）上に、前記第１導電型ソース領域（３４）、前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）を覆うように、多結晶シリコン膜から成るゲート電極前駆体（４７）を形成する工程と、
    　前記第１導電型デプレッション領域（３６）上に端部を有するように、前記多結晶シリコン膜（４７）の一部を除去する工程と、
    　前記多結晶シリコン膜（４７）を酸化する工程とを備えることを特徴とする半導体装置の製造方法。
  4. 　半導体基板（３１）の一方側の表面上に第１導電型ドリフト層（３２）を形成する工程と、
    　前記第１導電型ドリフト層（３２）の表面部に、第１導電型ソース領域（３４）を含む第２導電型ボディ領域（３３）、および前記第１導電型ソース領域（３４）から離隔して前記第２導電型ボディ領域（３３）に隣接する第１導電型デプレッション領域（３６）を形成する工程と、
    　前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）の表面部を酸化する工程とを備え、
    　前記第２導電型ボディ領域（３３）および前記第１導電型デプレッション領域（３６）を形成する工程では、前記第１導電型デプレッション領域（３６）の表面部における添加元素の濃度が、前記第２導電型ボディ領域（３３）の表面部における添加元素の濃度よりも高くなるように、前記第１導電型デプレッション領域（３６）を形成することを特徴とする半導体装置の製造方法。
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