CN115868031A - 具有分级横向掺杂的半导体功率装置和形成此装置的方法 - Google Patents

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CN115868031A CN202180049220.1A CN202180049220A CN115868031A CN 115868031 A CN115868031 A CN 115868031A CN 202180049220 A CN202180049220 A CN 202180049220A CN 115868031 A CN115868031 A CN 115868031A
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E·范布朗特
J·H·派克
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Abstract

一种半导体装置包括包含源极/漏极区域的半导体层结构、半导体层结构上的栅极电介质层和栅极电介质层上的栅极电极。源极/漏极区域包括具有第一掺杂剂浓度的第一部分和具有第二掺杂剂浓度的第二部分。第二部分比第一部分更接近于栅极电极的中心。

Description

具有分级横向掺杂的半导体功率装置和形成此装置的方法
相关申请的交叉引用
本申请要求于2020年6月4日提交的美国专利申请序列No.16/892,604的优先权，该美国专利申请的全部内容通过引用并入本文。
技术领域
本发明涉及半导体装置，并且更具体而言，涉及功率半导体切换装置。
背景技术
金属绝缘半导体场效应晶体管(“MISFET”)是众所周知类型的可以被用作切换装置的半导体晶体管。MISFET是具有栅极、漏极和源极端子以及半导体主体的三端子装置。源极区域和漏极区域形成在半导体主体中，由沟道区域分开，并且栅极电极(可以充当栅极端子或电连接到栅极端子)部署成与沟道区域相邻。可以通过向栅极电极施加偏置电压来接通或关断MISFET。当MISFET接通时(即，它处于其“导通状态”)，电流通过源极区域与漏极区域之间的MISFET的沟道区域传导。当偏置电压被从栅极电极移除(或降低到阈值电平以下)时，电流停止通过沟道区域传导。举例来说，n型MISFET具有n型源极和漏极区域以及p型沟道。因此，n型MISFET具有“n-p-n”设计。当向栅极电极施加足以在电连接n型源极区域和漏极区域的p型沟道区域中产生导电n型反向层的栅极偏置电压时，n型MISFET接通，从而允许n型源极区域与漏极区域之间的多数载流子传导。
功率MISFET的栅极电极通常通过薄栅极电介质层与沟道区域分开。在大多数情况下，栅极电介质层是氧化物层(例如，氧化硅层)。具有氧化物栅极电介质层的MISFET被称为金属氧化物半导体场效应晶体管(“MOSFET”)。由于氧化物栅极电介质层由于其优越的性质而频繁地被使用，因此本文的讨论将集中在MOSFET上而不是MISFET，但是将认识到的是，本文描述的根据本发明的实施例的技术同样适用于具有由氧化物以外的材料形成的栅极电介质层的装置。
因为MOSFET的栅极电极通过栅极电介质层与沟道区域绝缘，所以要求最小的栅极电流来将MOSFET维持在其导通状态或将MOSFET在其导通状态与其断开状态之间切换。因为栅极与沟道区域形成电容器，所以在切换期间栅极电流保持小。因此，切换期间只要求最小的充电和放电电流，从而允许更简单的栅极驱动电路系统和更快的切换速度。MOSFET可以是独立的装置，或者可以与其它电路装置组合。例如，绝缘栅极双极晶体管(“IGBT”)是包括MOSFET和双极结型晶体管(“BJT”)两者的半导体装置，它结合了MOSFET的高阻抗栅极电极和可以由BJT提供的小导通状态传导损耗。例如，可以将IGBT实现为在输入端处包括高电压n沟道MOSFET和在输出端处包括BJT的达林顿对。BJT的基极电流通过MOSFET的沟道供应，从而允许简化的外部驱动电路(因为驱动电路只对MOSFET的栅极电极进行充电和放电)。
对可以在其“导通”状态下通过大电流并在其反向阻断状态下阻断大电压(例如，数千伏)的高功率半导体切换装置的需求不断增加。为了支持高电流密度并阻断这种高电压，功率MOSFET和IGBT通常具有垂直结构，其中源极和漏极位于厚半导体层结构的相对侧，以便阻断更高的电压电平。在非常高功率的应用中，半导体切换装置通常形成在宽带隙半导体材料系统中(在本文中，术语“宽带隙半导体”包括任何具有至少1.4eV带隙的半导体)，诸如例如碳化硅(“SiC”)，它具有多个有利的特性，包括例如高电场击穿强度、高热导率、高熔点和高饱和电子漂移速度。相对于使用诸如例如硅之类的其它半导体材料形成的装置，使用碳化硅形成的电子装置可以具有在更高温度、高功率密度、更高速度、更高功率水平和/或在高辐射密度下操作的能力。
功率MOSFET的一种故障机制是栅极电介质层的所谓“击穿”。在功率MOSFET的阻断操作期间增加的反向偏置下，施加到栅极电介质层的高电场可能造成泄露电流在装置中流动。当栅极电介质(例如，栅极氧化物)的质量较低时，这种泄漏电流可能在较低的反向偏置值下发生。例如，较低质量的电介质可能在栅极电介质的材料内具有弱化和/或断裂的键，这可能形成电荷陷阱。此类陷阱可能在反向偏置期间贡献于泄露电流，这可能造成功率MOSFET过早故障。
发明内容
依据本发明的实施例，一种半导体装置包括：半导体层结构，包括源极/漏极区域；半导体层结构上的栅极电介质层；以及位于栅极电介质层上的栅极电极。源极/漏极区域包括具有第一掺杂剂浓度的第一部分和具有第二掺杂剂浓度的第二部分，第二掺杂剂浓度低于第一掺杂剂浓度，并且第二部分比第一部分更接近于栅极电极的中心。
在一些实施例中，栅极电极在源极/漏极区域的第二部分上延伸。
在一些实施例中，源极/漏极区域的第一部分的侧边界从源极/漏极区域的第二部分的侧边界横向偏移
Figure BDA0004046823850000031
至/>
Figure BDA0004046823850000032
之间的距离。
在一些实施例中，第一部分的第一掺杂剂浓度比第二部分的第二掺杂剂浓度大一到三个数量级。
在一些实施例中，半导体装置还包括在源极/漏极区域的第一部分与第二部分之间的界面。
在一些实施例中，栅极电极的边缘和源极/漏极区域的第一部分与第二部分之间的界面横向分开
Figure BDA0004046823850000033
至/>
Figure BDA0004046823850000034
在一些实施例中，源极/漏极区域的第一部分的第一底表面与源极/漏极区域的第二部分的第二底表面处于不同的水平处。
在一些实施例中，在源极/漏极区域的第二部分之上的栅极电介质层的厚度基本上是均匀的。
在一些实施例中，半导体层结构包括包含碳化硅的基板。
依据本发明的实施例，一种半导体装置包括：半导体层结构，该半导体层结构包括第一导电类型的漂移层；漂移层中的第二导电类型的阱区域；以及在阱区域中的第一导电类型的源极/漏极区域，该源极/漏极区域在源极/漏极区域的第一部分中具有第一掺杂浓度并在源极/漏极区域的从第一部分横向偏移的第二部分中具有不同于第一掺杂浓度的第二掺杂浓度。
在一些实施例中，半导体层结构还包括包含碳化硅的基板。
在一些实施例中，第一部分的第一掺杂剂浓度比第二部分的第二掺杂剂浓度大一到三个数量级之间。
在一些实施例中，源极/漏极区域的第二部分在源极/漏极区域的第一部分与阱区域之间。
在一些实施例中，源极/漏极区域的第一部分的第一底表面与源极/漏极区域的第二部分的第二底表面处于不同的水平处。
在一些实施例中，半导体装置还包括在半导体层结构上的栅极电介质层和在栅极电介质层上的栅极电极。
在一些实施例中，栅极电极与源极/漏极区域的第二部分而不与源极/漏极区域的第一部分重叠。
在一些实施例中，在源极/漏极区域的第二部分之上的栅极电介质层的厚度基本上是均匀的。
依据本发明的实施例，一种形成半导体装置的方法包括：在基板上提供漂移层；以第一掺杂剂剂量在漂移层中离子注入源极/漏极区域的第一部分；以及以不同于第一掺杂剂剂量的第二掺杂剂剂量在源极/漏极区域的第一部分中离子注入源极/漏极区域的第二部分。
在一些实施例中，第一掺杂剂剂量在1x1012掺杂剂/cm2至1x1015掺杂剂/cm2之间。
在一些实施例中，其中第二掺杂剂剂量在5x1014掺杂剂/cm2至5x1016掺杂剂/cm2之间。
在一些实施例中，该方法还包括，在对源极/漏极区域的第一部分进行离子注入之前，在漂移层中离子注入具有与源极/漏极区域的导电类型相反的导电类型的阱区域。
在一些实施例中，其中以介于1x1012掺杂剂/cm2至1x1014掺杂剂/cm2之间的第三掺杂剂剂量执行阱区域的离子注入。
在一些实施例中，源极/漏极区域的第一部分的侧边界从源极/漏极区域的第二部分的侧边界横向偏移
Figure BDA0004046823850000051
至/>
Figure BDA0004046823850000052
之间的距离。
在一些实施例中，该方法还包括在漂移层上形成栅极电介质层；以及在栅极电介质层上形成栅极电极。
在一些实施例中，栅极电极的边缘和源极/漏极区域的第一部分与第二部分之间的界面横向分开
Figure BDA0004046823850000053
至/>
Figure BDA0004046823850000054
在一些实施例中，在源极/漏极区域的第一部分之上的栅极电介质层的厚度基本上是均匀的。
在一些实施例中，形成栅极电介质层包括热生长栅极电介质层。
在一些实施例中，栅极电介质层包括二氧化硅。
在一些实施例中，源极/漏极区域的第一部分的离子注入包括在漂移层上沉积掩模层；以及图案化和蚀刻掩模层。
在一些实施例中，图案化和蚀刻掩模层包括留下掩模层的存在于漂移层上的第一部分，并且源极/漏极区域的第一部分的离子注入还包括通过掩模层的第一部分注入离子。
在一些实施例中，掩模层的第一部分具有介于
Figure BDA0004046823850000055
至/>
Figure BDA0004046823850000056
之间的厚度。/>
依据本发明的实施例，一种半导体装置包括：半导体层结构，该半导体层结构包括源极/漏极区域；半导体层结构上的栅极电介质层以及位于栅极电介质层上的栅极电极。源极/漏极区域包括具有第一掺杂剂浓度的第一部分和具有第二掺杂剂浓度的第二部分，并且栅极电极的边缘和源极/漏极区域的第一部分与第二部分之间的界面横向分开
Figure BDA0004046823850000057
或更小。
在一些实施例中，栅极电极与源极/漏极区域的第二部分重叠。
在一些实施例中，第一部分的第一掺杂剂浓度比第二部分的第二掺杂剂浓度大一到三个数量级之间。
在一些实施例中，在源极/漏极区域的第二部分之上的栅极电介质层的厚度基本上是均匀的。
在一些实施例中，半导体层结构还包括第二导电类型的阱区域，并且源极/漏极区域的第二部分位于源极/漏极区域的第一部分与阱区域之间。
依据本发明的实施例，一种半导体装置包括：碳化硅(SiC)半导体层结构，该半导体层结构包括源极/漏极区域、沟道区域和漂移层；SiC半导体层结构上的栅极电介质层；以及位于栅极电介质层上的栅极电极。栅极电介质层的位于栅极电极和源极/漏极区域上的第一部分具有第一厚度，栅极电介质层的位于栅极电极和SiC半导体层结构的沟道区域上的第二部分具有第二厚度，并且第一厚度在第二厚度的15％以内。
在一些实施例中，栅极电介质层的第一部分中半导体晶格损坏引起的缺陷的第一浓度在栅极电介质层的第二部分中半导体晶格损坏引起的缺陷的第二浓度的10％以内。
在一些实施例中，栅极电介质层还包括不同于第二部分的第三部分，第三部分位于栅极电极和源极/漏极区域上，并且第三部分的第三厚度大于第一部分的第一厚度。
在一些实施例中，源极/漏极区域是第一源极/漏极区域，半导体层结构还包括第二源极/漏极区域，漂移层在第一和第二源极/漏极区域之间在第一方向上延伸，并且栅极电介质层的第一部分在第一方向上的宽度大于栅极电介质层的第三部分在第一方向上的宽度。
在一些实施例中，栅极电介质层的第三部分中半导体晶格损坏引起的缺陷的第三浓度与栅极电介质层的第二部分中半导体晶格损坏引起的缺陷的第二浓度的变化大于10％。
在一些实施例中，源极/漏极区域包括具有第一掺杂剂浓度的高浓度区域和具有第二掺杂剂浓度的低浓度区域，第一掺杂剂浓度高于第二掺杂剂浓度。
在一些实施例中，栅极电极的边缘和源极/漏极区域的高浓度区域与低浓度区域之间的界面横向分开
Figure BDA0004046823850000071
或更小。
在一些实施例中，栅极电介质层的第一部分位于源极/漏极区域的低浓度区域上。
附图说明
图1A是常规半导体装置的单位单元的示意性截面图，其中根据本文描述的一些实施例标识出关注区域。图1B是图1A的区域“A”的示意性截面图。
图2A是根据本发明的一些实施例的半导体装置的单位单元的示意性截面图。图2B是图2A的区域“B”的示意性截面图。图2C是根据本发明的一些附加实施例的半导体装置的单位单元的示意性截面图。图2D和图2E是图2A的区域“B”的附加示意性截面图。
图3至图13是解释用于制造根据本发明的一些实施例的半导体装置的单位单元的方法的示意性截面图。
图14至图18是解释用于制造根据本发明的一些实施例的半导体装置的单位单元的附加方法的示意性截面图。
具体实施方式
目前，基于功率碳化硅的MOSFET用于要求高电压阻断的应用。举例来说，碳化硅MOSFET是市售可获得的，其额定电流密度为300A/cm2或更高，将阻断600V以上的电压。为了形成此类装置，通常形成多个“单位单元”，其中每个单位单元包括MOSFET晶体管。在高功率应用中，通常在半导体基板上设置大量的这些单位单元(例如，数百或数千个)，并且在半导体基板的顶侧形成充当用于所有单位单元的栅极电极的栅极电极层。半导体基板的相对(底部)侧充当用于装置的所有单位单元的共同漏极。多个源极接触件形成在暴露在栅极电极层的开口内的半导体层结构中的源极区域上。这些源极接触件也彼此电连接以用作共同源极。结果所得的装置具有三个端子，即，共同源极端子、共同漏极端子和共同栅极电极，它们充当成百上千个单独的单位单元晶体管的端子。将认识到的是，以上描述是针对n型MOSFET的；对于p型MOSFET，漏极和源极的位置将颠倒，并且装置的n型和p型区域的导电类型可以交换。
依据本发明的实施例，提供了具有改善的栅极电介质层的半导体装置，该栅极电介质层将表现出增加的寿命。当MOSFET处于其“导通”或传导状态时，在装置的栅极电介质层内生成电场。一般而言，这个电场的强度在栅极电介质层的位于栅极电极的拐角处的部分中特别高。如上面所讨论的，栅极电介质层的寿命根据栅极电介质层中的电场的强度。因此，由于栅极电介质层的在栅极电极的拐角处的部分受到最高电场，因此这些区域通常首先会发生击穿。
遗憾的是，栅极电介质层的在导通状态操作期间经历最高电场值的部分也是由于用于形成MOSFET装置的半导体结构的常规工艺而易于损坏的部分。例如，用于形成半导体结构的源极区域(例如，对于n型MOSFET，或者对于p型MOSFET是漏极区域)的离子注入和蚀刻步骤可能损坏半导体结构。例如，离子注入可能损坏对其执行离子注入的结构。类似地，对半导体结构的暴露部分执行的诸如通过等离子气体之类的蚀刻可能损坏暴露部分。随后在半导体结构的这个受损部分之上设置(例如，生长)的诸如氧化物之类的电介质可能具有较低的质量。较低质量的电介质可以包括例如半导体晶格损坏引起的缺陷(例如，陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)。结果，栅极电介质层的直接覆于源极区域(或漏极区域)上的一部分在常规装置中可能容易被击穿，这可能导致栅极电极与源极区域(或漏极区域)之间的短路和过早的装置故障。
本文描述的实施例提供了装置以及用于制造此类装置的方法，本文描述的实施例改善了装置的栅极电介质层的击穿电压和质量。本文所述的实施例可以将可能由于离子注入和/或蚀刻而损坏的源极/漏极区域与装置的沟道区域隔开。通过将可能具有损坏(例如，来自离子注入和/或蚀刻)的区域与沟道区域隔开，本文描述的装置和方法允许与沟道区域相邻地形成改善的栅极电介质，这可以减少过早故障并改善功率MOSFET装置的装置性能。
图1A是常规半导体装置的单位单元100的示意性截面图，其中根据本文描述的一些实施例标识出关注区域。图1B是图1A的区域“A”的示意性截面图。为了描述的简单，图1A仅图示了单个单位单元100。
如图1A中所示，单位单元100可以是或包括使用n型碳化硅半导体基板110形成的晶体管(例如，MOSFET)。基板110可以包括例如重掺杂n型杂质的单晶4H SiC基板(即，n+碳化硅基板)。在基板110上设置轻掺杂的n型(例如，n-)碳化硅漂移层120。可以通过离子注入p型掺杂n型碳化硅漂移层120的上部以形成p阱130。每个p阱130可以通过离子注入形成，但是本文描述的实施例不限于此。
可以在p阱130的上部中形成重掺杂(n+)n型碳化硅源极区域140。可以通过离子注入形成n型源极区域140。重掺杂(n+)n型碳化硅区域140充当单位单元100的源极区域。漂移层120和基板110一起充当单位单元100的共同漏极区域。n型碳化硅基板110、n型碳化硅漂移层120、p阱130和在其中形成的n型源极区域140可以一起构成单位单元100的半导体层结构150。
将认识到的是，以上描述是关于n型MOSFET的。在p型装置中，源极和漏极接触件的位置可以颠倒，并且其它n型和p型区域的导电类型可以交换。因而，源极区域140可以被称为“源极/漏极区域”140。
如本领域技术人员所知的，离子注入是用于选择性地掺杂碳化硅层的部分的灵活且方便的方法。在离子注入工艺中，掺杂剂离子被加速到高能量，通常以keV或MeV表达，并指向半导体晶格。注入物穿透晶格并停在晶格内的某处。注入到半导体层中的离子的数量，称为剂量，通常以每平方厘米(cm-2)的离子表达。通过掩蔽层的部分以防止离子穿透层的被掩蔽部分来执行选择性注入。掩模的创建可以结合掩模层的图案化和后续的蚀刻。
诸如n型或p型掺杂剂之类的离子可以通过电离期望的离子种类并以预定的动能加速离子作为朝着离子注入目标室中半导体层的表面的离子束而注入到半导体层或区域中。基于预定的动能，期望的离子种类可以穿透到半导体层中。离子将以不同的深度注入到半导体层中，使得预定的动能将提供离子浓度随深度变化的注入“轮廓”。
可以在半导体层结构150的上表面上形成栅极电介质层170。栅极电介质层170可以包括例如二氧化硅(SiO2)层，但是可以使用其它绝缘材料，二氧化硅(SiO2)层，但是可以使用其它绝缘材料，诸如SiOxNy、SixNy、Al2O3等。栅极电介质层170可以是一层或多层。可以与半导体层结构150相对地在栅极电介质层170上形成栅极电极180。栅极电极180可以包括例如多晶硅或掺杂的硅层。
在n+源极区域140上设置充当共同源极接触件的源极接触件190(例如，金属层)，并且在n+碳化硅基板110的背侧设置漏极接触件195(例如，另一个金属层)并且漏极接触件195充当单位单元100的共同漏极接触件。沟道区域145设置在源极区域140与漂移层120之间的每个p阱130中。通常，数百个或更常见地数千个诸如单位单元100之类的单位单元将形成在半导体基板上并且并联电连接以提供功率MOSFET装置。
图1B示意性地图示了图1A的区域“A”。如图1B中所示，栅极电介质层170可以包括相对于栅极电介质层170的其余部分具有增加的厚度的部分170p(用虚线椭圆标识)。在图1B中，栅极电介质层170的部分170p的形状本质上是示意性的，并不旨在限制本公开。如本文所述的，源极区域140可以通过离子注入形成。重掺杂(n+)n型源极区域140的离子注入可以涉及以高剂量注入掺杂剂以实现源极区域140的高掺杂特性。高剂量注入可能损坏源极区域140的上表面。
由于对源极区域140的上表面的损坏，其上形成的栅极电介质层170可能形成得稍厚并且质量较差。例如，较厚部分170p可能包括例如半导体晶格损坏引起的缺陷(例如，陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)。例如，较厚部分170p的较低质量的电介质的半导体晶格损坏引起的缺陷(例如，陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)的浓度可以比电介质层170的在栅极电极180的中心部分与漂移层120(例如，在装置的JFET区域之上)和/或沟道区域145之间的部分中类似缺陷的浓度高15％以上。源极区域140之上较厚部分170p的较低质量的电介质可能导致单位单元100的过早故障。虽然图1B图示了厚部分170p延伸到源极区域140中，但是本发明的实施例不限于此。在一些实施例中，较厚部分170p可能导致栅极电极180下方电介质层170的延伸或“凸起”，这可能使得栅极电极180的边缘比栅极电极180的中心更远离半导体层结构150的上表面。在一些实施例中，较厚部分170p可能导致延伸到源极区域140中以及栅极电极180与半导体层结构150之间在栅极电极180的边缘处的分开的增加。
与诸如用硅(“Si”)形成的装置之类的其它装置相比，上述问题对于SiC装置可能尤其尖锐。对已离子注入的掺杂剂在SiC中的激活工艺可以在1400℃到1700℃之间，并且高可达1800℃。结果，可以在源极区域的离子注入和掺杂剂激活之后形成基于SiC的装置的栅极结构(例如，栅极电极180)，以避免由于激活的温度而对栅极电极180造成损坏。相比之下，对已离子注入的基于Si的装置的掺杂剂的激活可以发生在900℃与1100℃之间的温度处。因此，基于Si的装置可以具有在离子注入期间就位而不会因激活而损坏的栅极结构(例如，栅极电极和栅极电介质层)。这可能导致源极区域相对于栅极自对准。对于SiC，在注入源极区域140之后形成栅极电极180可能导致栅极电极180未相对于源极区域140自对准并且与源极区域140重叠，这可能具有由于离子注入而损坏的表面。因此，诸如图1A的单位单元100之类的基于SiC的装置的栅极电介质层170可能特别易于形成具有较低质量的部分的栅极电介质层170。但是，本发明不限于基于SiC的装置，并且使用其它半导体材料形成的半导体装置可以受益于本文描述的实施例。
图2A是根据本发明的一些实施例的半导体装置的单位单元200的示意性截面图。图2B是图2A的区域“B”的示意性截面图。图2A图示了单位单元200可以是彼此相邻的多个单位单元之一。
为了简洁起见，将省略图2A和图2B中与图1A和图1B的元件相同或类似的那些元件的描述。因而，图2A的描述将集中在与先前描述的装置的差异上。
如图2A中所示，根据本文所述的一些实施例的半导体装置的单位单元200可以包括基板110。基板110可以包括例如重掺杂有n型杂质的单晶4H-或6H-SiC基板(即，n+碳化硅基板)。在其它实施例中，基板110可以是或包括不同的半导体材料(例如，基于III族氮化物的材料、Si、GaAs、ZnO、InP)或非半导体材料(例如，蓝宝石)。可以在基板110上形成漂移层120，在漂移层120中形成p阱130。在一些实施例中，可以形成包括漂移层120的上部的n型碳化硅电流散布层。源极/漏极区域240可以形成在p阱130中。基板110、漂移层120、p阱130和形成在其中的源极/漏极区域240可以一起构成单位单元200的半导体层结构250。可以在半导体层结构250上形成源极接触件190和漏极接触件195。
可以在半导体层结构250的上表面上形成栅极电介质层270。在一些实施例中，栅极电介质层270可以是带隙比下面的半导体大大约2eV的任何稳定电介质。栅极电介质层270可以是多层材料堆叠或单个电介质化合物或合金。栅极电介质层270可以包括例如二氧化硅(SiO2)层，但是可以使用其它绝缘材料，诸如SiOxNy、SixNy、Al2O3等。可以与半导体层结构250相对地在栅极电介质层270上形成栅极电极280。栅极电极280可以包括例如硅化物、掺杂的多晶硅(poly-Si或poly)和/或稳定的导体。
源极/漏极区域240可以由两个n型区域形成，这两个n型区域即低浓度源极/漏极区域240L和高浓度源极/漏极区域240H。低浓度源极/漏极区域240L可以从高浓度源极/漏极区域240横向偏移(例如，在图2A和图2B中的水平方向上)。低浓度源极/漏极区域240L可以具有比高浓度源极/漏极区域240H低的n型掺杂剂的掺杂剂浓度。在一些实施例中，高浓度源极/漏极区域240H的掺杂剂浓度可以比低浓度源极/漏极区域240L的掺杂剂浓度大至少两个数量级。在一些实施例中，高浓度源极/漏极区域240H的掺杂剂浓度可以比低浓度源极/漏极区域240L的掺杂剂浓度大一到三个数量级。在一些实施例中，高浓度源极/漏极区域240H的掺杂剂浓度可以在与低浓度源极/漏极区域240L的掺杂剂浓度相同的数量级到大四个数量级之间。在一些实施例中，当低浓度源极/漏极区域240L和高浓度源极/漏极区域240H具有相同的数量级时，高浓度源极/漏极区域240H的掺杂浓度可以是低浓度源极/漏极区域240L的掺杂浓度的至少两倍。
高浓度源极/漏极区域240H的宽度(例如，在图2A的水平方向上)可以小于低浓度源极/漏极区域240L的宽度。在一些实施例中，高浓度源极/漏极区域240H的至少一部分可以在低浓度源极/漏极区域240L内。例如，高浓度源极/漏极区域240H的一侧或两侧边缘和/或边界的部分可以在低浓度源极/漏极区域240L内。低浓度源极/漏极区域240L的内侧边缘(例如，低浓度源极/漏极区域240L的最接近于栅极电极280的中心的侧边缘)可以延伸超过高浓度源极/漏极区域240H的内侧边缘，使得低浓度源极/漏极区域240L的一部分位于高浓度源极/漏极区域240H与漂移层120和/或p阱130之间。
如本文所使用的，区域的侧边缘和/或边界可以用于指区域的浓度基本上过渡到相邻区域的浓度的位置。例如，高浓度源极/漏极区域240H的侧边缘可以指半导体层结构250上的高浓度源极/漏极区域240H的掺杂浓度基本上过渡到低浓度源极/漏极区域240L的掺杂浓度的位置。例如，高浓度源极/漏极区域240H的侧边缘可以指高浓度源极/漏极区域240H的横向边缘上的高浓度源极/漏极区域240H的掺杂浓度降低到小于高浓度源极/漏极区域240H的掺杂浓度与低浓度源极/漏极区域240L的掺杂浓度之间的一半的量的位置。作为另一个示例，低浓度源极/漏极区域240L的侧边缘可以指低浓度源极/漏极区域240L的横向边缘上的半导体层结构250的导电类型可以从低浓度源极/漏极区域240L的n型(对于n型MOSFET)转换到p阱130的p型的位置。
在低浓度源极/漏极区域240L与漂移层120之间的每个p阱130中设置沟道区域245。低浓度源极/漏极区域240L与漂移层120之间的沟道区域245的宽度的范围可以在0.2微米与2微米之间。在一些实施例中，沟道区域245的宽度的范围可以在0.5微米与1微米之间。低浓度源极/漏极区域240L的一部分可以在沟道区域245与高浓度源极/漏极区域240H之间。虽然高浓度源极/漏极区域240H被图示为具有比低浓度源极/漏极区域240L更高(例如，更远离基板110)的底面，但是将理解的是，本发明不限于此。在一些实施例中，高浓度源极/漏极区域240H的底表面可以与低浓度源极/漏极区域240L的底表面共面和/或更低(例如，更接近于基板110)。例如，图2C图示了根据本发明的一些附加实施例的半导体装置的单位单元200'的示意性截面图。如图2C中所示，高浓度源极/漏极区域240H'的底表面可以比低浓度源极/漏极区域240L的底表面更低(例如，更接近于基板110)。
参考图2B，高浓度源极/漏极区域240H的内侧边缘可以从低浓度源极/漏极区域240L的内侧边缘偏移第一距离W1。在一些实施例中，第一距离W1可以是50埃
Figure BDA0004046823850000141
至/>
Figure BDA0004046823850000142
在一些实施例中，第一距离W1可以是/>
Figure BDA0004046823850000143
至/>
Figure BDA0004046823850000144
在一些实施例中，第一距离W1可以是
Figure BDA0004046823850000145
至/>
Figure BDA0004046823850000146
栅极电极280可以在源极/漏极区域240的一部分(例如，低浓度源极/漏极区域240L和高浓度源极/漏极区域240H的组合)之上延伸第二距离W2。在一些实施例中，第二距离W2可以大于W1。也就是说，在一些实施例中，栅极电极280可以在高浓度源极/漏极区域240H之上延伸。在一些实施例中，第二距离W2可以超过W1达100nm/>
Figure BDA0004046823850000147
至500nm
Figure BDA0004046823850000148
因此，第二距离W2的范围可以从/>
Figure BDA0004046823850000149
至/>
Figure BDA00040468238500001410
虽然图2A和图2B中所示的实施例图示了其中栅极电极280在高浓度源极/漏极区域240H之上延伸的装置，但是本发明不限于此。在一些实施例中，第一距离W1和第二距离W2可以相等(例如，/>
Figure BDA0004046823850000151
至/>
Figure BDA0004046823850000152
)，例如如图2D中所示。在一些实施例中，第一距离W1可以大于第二距离W2，例如如图2E中所示。换句话说，在一些实施例中，栅极电极280可以仅在低浓度源极/漏极区域240L之上延伸而不在高浓度源极/漏极区域240H之上延伸。
在一些实施例中，栅极电极280的边缘280E可以位于低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I附近。在一些实施例中，栅极电极280的边缘280E可以重叠到低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I的100nm
Figure BDA0004046823850000153
至500nm/>
Figure BDA0004046823850000154
以内。换句话说，垂直于半导体层结构250的上表面延伸并接触栅极电极280的边缘280E的假想线可以在低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I的100nm至500nm以内。低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I可以位于高浓度源极/漏极区域240H的内侧边缘与低浓度源极/漏极区域240L之间。栅极电极280的边缘280E可以与高浓度源极/漏极区域240H或低浓度源极/漏极区域240L重叠。在一些实施例中，栅极电极280的边缘280E可以重叠到低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I的/>
Figure BDA0004046823850000155
以内。在一些实施例中，栅极电极280的边缘280E可以重叠到低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I的/>
Figure BDA0004046823850000156
以内。在一些实施例中，栅极电极280的边缘280E可以直接重叠在低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I之上。因此，根据本文描述的一些实施例，栅极电极280的边缘280E可以和低浓度源极/漏极区域240L与高浓度源极/漏极区域240H之间的界面240I横向分开/>
Figure BDA0004046823850000157
或更小。
在一些实施例中，在低浓度源极/漏极区域240L的形成中使用的掺杂剂剂量可以低于高浓度源极/漏极区域240H的掺杂剂剂量。结果，低浓度源极/漏极区域240L的表面损坏可以小于高浓度源极/漏极区域240H的表面损坏。如图2A和图2B中所示，高浓度源极/漏极区域240H的部分(以及与其相关联的表面损坏)可以在物理上远离源极/漏极区域240和/或沟道区域245的栅极电极280在之上重叠的一部分。与图1A的常规装置的实施例一样，在一些实施例中，根据本文所述的实施例的栅极电介质层270仍具有较厚部分270p(在图2B的虚线椭圆内示意性地图示)。但是，由于高浓度源极/漏极区域240H从栅极电极280偏移，因此栅极电介质层270的位于栅极电极280与源极/漏极区域240之间的一部分270_b(例如，位于栅极电极280和低浓度源极/漏极区域240L两者上)以及栅极电极280与沟道区域245之间的一部分270_a(例如，位于栅极电极280和沟道区域245两者上)的厚度可以基本上是均匀的(例如，具有基本上恒定的厚度)和/或可以具有高质量。
例如，在一些实施例中，栅极电介质层270的位于栅极电极280与源极/漏极区域240之间的部分270_b可以具有基本上均匀的厚度，该厚度和栅极电介质层270的位于栅极电极280与沟道区域245之间的部分270_a的厚度的变化不大于15％。在一些实施例中，栅极电介质层270的位于栅极电极280与源极/漏极区域240之间的部分270_b可以具有基本上均匀的厚度，该厚度和栅电介质层270的位于栅极电极280与沟道区域245之间的部分270_a的厚度的变化不大于20％。也就是说，栅极电介质层270(诸如部分270p)的任何变形可能发生在栅极电介质层270的基本上远离沟道区域245的一部分上。在图2B中，栅极电介质层270的部分270p的形状本质上是示意性的并且不旨在限制本公开。
类似地，在一些实施例中，栅极电介质层270的位于栅极电极280与源极/漏极区域240之间的部分270_b可以具有一定浓度的半导体晶格损坏引起的缺陷(例如，陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)，该浓度和栅极电介质层270的位于栅极电极280与沟道区域245之间的部分270_a的类似缺陷的浓度的变化不大于10％。在一些实施例中，栅极电介质层270的位于栅极电极280与源极/漏极区域240之间的部分270_b可以具有一定浓度的半导体晶格损坏引起的缺陷(例如，陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)，该浓度和栅极电介质层270的位于栅极电极280与沟道区域245之间的部分270_a的类似缺陷的浓度的变化不大于20％。也就是说，栅极电介质层270中的任何增加的缺陷浓度(诸如在部分270p中)可以发生在栅极电介质层270的基本上远离沟道区域245的一部分中。
通过在栅极电极280与源极/漏极区域240和/或沟道区域245之间维持均匀厚度和高质量的栅极电介质层270，可以减少和/或避免在常规装置中可能发生的与栅极击穿相关的问题。根据本发明的装置可以具有改善的可靠性和更高的性能。
图2A和图2B的半导体层结构250仅仅是示例，并且可以使用半导体层结构250的其它配置而不偏离本文描述的实施例。例如，本文描述的实施例可以用在栅极受控的半导体装置中，包括由利用金属氧化物和/或金属绝缘体界面的栅极电极控制的半导体层结构250，半导体装置诸如是MOSFET、MISFET或IGBT装置，仅举几例。因此，将理解的是，半导体层结构250可以采用多种其它形式而不偏离本文描述的实施例。
图3至图13是解释用于制造根据本发明的一些实施例的半导体装置的单位单元的方法的示意性截面图。
参考图3，提供了基板110，在基板110上经由外延生长形成漂移层120。在一些实施例中，基板110是重掺杂(n+)n型碳化硅基板并且漂移层120是轻掺杂(n-)碳化硅漂移层120，但是本文描述的实施例不限于此。在一些实施例中，可以形成包括漂移层120的上部的n型碳化硅电流散布层。
参考图4，可以在漂移层120上形成硬掩模410。硬掩模410可以由例如光致抗蚀剂和/或氧化物形成。可以通过在漂移层120的表面上沉积硬掩模材料的层并且然后图案化/蚀刻硬掩模材料以形成暴露漂移层120的表面的区域的硬掩模410来形成硬掩模410。在一些实施例中，硬掩模410可以形成在漂移层120的与待形成的单位单元的有源区域对应的位置之上。图4没有图示可以在漂移层120的相邻部分之上形成的附加硬掩模。
参考图5，可以执行离子注入操作510。离子注入操作510可以将p型掺杂剂注入到漂移层120中以形成p阱130。在一些实施例中，可以以1x1013掺杂剂/cm2至1.5x1013掺杂剂/cm2的剂量执行离子注入操作510，但本发明不限于此。在一些实施例中，可以在从1x1012掺杂剂/cm2到1x1014掺杂剂/cm2之间的剂量范围内执行离子注入操作510。p阱130可以形成在图5中所示的待形成的单位单元的硬掩模410与图中未示出的相邻单位单元之间。
参考图6，可以在硬掩模410以及漂移层120的上表面和p阱130上形成掩模材料610的层。掩模材料610可以由氧化物和/或光致抗蚀剂形成。可以控制掩模材料610的沉积以提供厚度在0.2微米与2微米之间的掩模材料610的层，但是本发明不限于此。图6图示了掩模材料610的一部分610p可以形成在用于相邻单位单元的相邻硬掩模(未示出)上。
参考图7，图6的掩模材料610可以被图案化并蚀刻(例如，各向异性地)以形成暴露p阱130的上表面的第一间隔物层710。第一间隔物层710可以形成在硬掩模410的上表面和侧壁上。第一间隔物层710可以在硬掩模410的侧壁上形成厚度在0.2微米与2微米之间的间隔物。
参考图8，可以执行离子注入操作810。离子注入操作810可以将n型掺杂剂注入到p阱130中以形成低浓度源极/漏极区域240L。在一些实施例中，可以以3x1013掺杂剂/cm2至4.5x1013掺杂剂/cm2的剂量执行离子注入操作810，但本发明不限于此。在一些实施例中，可以以1x1012掺杂剂/cm2至1x1015掺杂剂/cm2之间的剂量执行离子注入操作810。在一些实施例中，可以以关于图5描述的p阱130的离子注入操作510中使用的剂量的2至3倍的剂量执行离子注入操作810。在一些实施例中，可以在室温下执行离子注入操作810。
参考图9，可以在第一间隔物层710、漂移层120的上表面、p阱130和低浓度源极/漏极区域240L上形成掩模材料910的层。掩模材料910可以由氧化物和/或光致抗蚀剂形成。可以控制掩模材料910的沉积以提供厚度在
Figure BDA0004046823850000191
至/>
Figure BDA0004046823850000192
之间的掩模材料910的层，但本发明不限于此。在一些实施例中，掩模材料910的厚度可以是/>
Figure BDA0004046823850000193
至/>
Figure BDA0004046823850000194
在一些实施例中，掩模材料910的厚度可以是/>
Figure BDA0004046823850000195
至/>
Figure BDA0004046823850000196
参考图10，图9的掩模材料910可以被图案化和蚀刻(例如，各向异性地)以形成第二间隔物层1010。第二间隔物层1010可以形成在第一间隔物层710的上表面和侧壁以及p阱130的上表面和低浓度源极/漏极区域240L上。第二间隔物层1010可以在第一间隔物层710的侧壁上形成厚度在
Figure BDA0004046823850000197
至/>
Figure BDA0004046823850000198
之间的间隔物。间隔物的宽度可以与本文关于图2B讨论的第一距离W1对应。第二间隔物层1010可以暴露低浓度源极/漏极区域240L的第一部分。由于第二间隔物层1010的厚度，低浓度源极/漏极区域240L的与低浓度源极/漏极区域240L的相应内侧边缘相邻(例如，与硬掩模410相邻)的大约/>
Figure BDA0004046823850000199
至/>
Figure BDA00040468238500001910
宽的第二部分可以被第二间隔物层1010覆盖。在一些实施例中，低浓度源极/漏极区域240L的第二部分的宽度可以是/>
Figure BDA00040468238500001911
至/>
Figure BDA00040468238500001912
在一些实施例中，低浓度源极/漏极区域240L的第二部分的宽度可以是/>
Figure BDA00040468238500001913
至/>
Figure BDA00040468238500001914
参考图11，可以执行离子注入操作1110。离子注入操作1110可以将n型掺杂剂注入到低浓度源极/漏极区域240L中以形成高浓度源极/漏极区域240H。在一些实施例中，可以以1x1015掺杂剂/cm2至5x1015掺杂剂/cm2或更高的剂量执行离子注入操作1110，但本发明不限于此。在一些实施例中，可以以5x1014掺杂剂/cm2至5x1016掺杂剂/cm2之间的剂量执行离子注入操作1110。在一些实施例中，可以在300℃至600℃之间执行离子注入操作1110。高浓度源极/漏极区域240H和低浓度源极/漏极区域240L可以一起形成源极/漏极区域240。源极/漏极区域240、p阱130、漂移层120和基板110可以形成半导体层结构250。
参考图12，可以移除硬掩模410、第一间隔物层710和第二间隔物层1010(例如，经由剥离工艺)。在一些实施例中，可以执行激活操作以激活离子注入的掺杂剂。接下来，可以在半导体层结构250的上表面上形成栅极电介质材料1270的层。在一些实施例中，栅极电介质材料1270可以是或包括二氧化硅(SiO2)层，但是可以使用其它绝缘材料，诸如SiOxNy、SixNy、Al2O3等。在一些实施例中，栅极电介质材料1270的质量可以在低浓度源极/漏极区域240L之上比高浓度源极/漏极区域240H之上高(例如，更少的半导体晶格损坏引起的缺陷，诸如陷阱、重新组合中心、断开的键和/或其它氧化物缺陷)。栅极电介质材料1270可以是一层或多层。在一些实施例中，可以热生长栅极电介质材料1270。可以在栅极电介质材料1270的层上形成栅极电极层1280。
参考图13，栅极电介质材料1270和栅极电极层可以被图案化和蚀刻以形成栅极电介质层270和栅极电极280。栅极电介质层270和栅极电极280可以形成在漂移层120之上在相邻的p阱130之间并且可以在p阱130和n型源极/漏极区域240的边缘上延伸。在一些实施例中，栅极电极280可以在源极/漏极区域240的一部分(例如，低浓度源极/漏极区域240L和高浓度源极/漏极区域240H的组合)之上延伸特定距离(例如，关于图2B、图2D和图2E讨论的第二距离W2)。在一些实施例中，栅极电极280的边缘可以在高浓度源极/漏极区域240H的内侧边缘与低浓度源极/漏极区域240L相遇的界面的
Figure BDA0004046823850000201
至/>
Figure BDA0004046823850000202
以内。在一些实施例中，栅极电极280的边缘可以在该界面的/>
Figure BDA0004046823850000203
以内或/>
Figure BDA0004046823850000204
以内。虽然栅极电极280和栅极电介质层270被图示为具有共面的侧壁，但是本文描述的实施例不限于此。在一些实施例中，例如，栅极电介质层270可以从蚀刻的栅极电极280延伸出。
返回去参考图2A和图2B，可以在栅极电极280和栅极电介质层270上部署保护层。在一些实施例中，保护层可以是氮化物和/或氧化物。保护层可以延伸超出栅极电极280的侧壁以保护栅极电极280免于与待施加的源极接触件190短路。保护层和/或栅极电介质层270可以被图案化/蚀刻以创建暴露高浓度源极/漏极区域240H的源极接触孔。
源极接触件190(例如，金属层)可以施加在栅极电极280和源极/漏极区域240上。源极接触件190的至少一部分可以接触源极/漏极区域240的高浓度源极/漏极区域240H。可以在基板110的背侧设置漏极接触件195(例如，另一个金属层)。
本文描述的实施例已经提出了一种机制，通过该机制可以减少和/或移除在半导体装置的栅极电极下方的沟道区域附近的半导体层结构的表面处由离子注入造成的损坏。但是，本发明不限于此。存在可以由本文描述的实施例有利地解决的其它类型的表面损坏。
例如，对半导体层结构的暴露表面执行的诸如等离子体蚀刻之类的蚀刻规程也可能损坏表面。参考图7，蚀刻掩模材料610的层以形成第一间隔物层710也可能损坏半导体层结构250的表面。在这种情况下，对半导体层结构250的表面的损坏可能在半导体层结构250的最终可能与沟道层245相邻的部分中(参见图2A和图2B)。因此，虽然本文先前描述的实施例可以减少由于离子注入而对低浓度源极/漏极区域240L的表面造成的表面损坏，但是可以进行附加的改善以进一步减少由于装置的处理期间的图案蚀刻而可能发生的损坏。
图14至图18是解释用于制造根据本发明的一些实施例的半导体装置的单位单元的附加方法的示意性截面图。
根据图14至图18的方法，装置的处理可以与图3至图6中所示的处理类似地发生，并且将省略其重复描述。参考图14，图6的掩模材料610的层可以被图案化和蚀刻(例如，各向异性地)以形成第一间隔物层1410。第一间隔物层1410可以具有在硬掩模410的上表面和侧壁上形成的第一部分1410a。第一间隔物层1410的第一部分1410a可以在硬掩模410的侧壁上形成厚度在0.2微米与2微米之间(即，
Figure BDA0004046823850000221
至/>
Figure BDA0004046823850000222
)的间隔物。第一间隔物层1410还可以具有在p阱130的上表面上形成的第二部分1410b。第二部分1410b的厚度可以是大约/>
Figure BDA0004046823850000223
在一些实施例中，第二部分1410b的厚度可以在/>
Figure BDA0004046823850000224
至/>
Figure BDA0004046823850000225
之间。在一些实施例中，第一间隔物层1410的第二部分1410b可以通过定时的各向异性蚀刻形成。通过在p阱130上留下第一间隔物层1410的残余部分(例如，第二部分1410b)，可以减少对p阱130的上表面的损坏。
参考图15，可以执行离子注入操作1510。离子注入操作1510可以通过第一间隔物层1410的第二部分1410b将n型掺杂剂注入到p阱130中以形成低浓度源极/漏极区域240L。在一些实施例中，可以以3x1013掺杂剂/cm2至4.5x1013掺杂剂/cm2的剂量执行离子注入操作1510，但本发明不限于此。在一些实施例中，可以以1x1012掺杂剂/cm2至1x1015掺杂剂/cm2之间的剂量执行离子注入操作1510。在一些实施例中，可以以本文关于图5描述的p阱130的离子注入操作510中使用的剂量的2至3倍的剂量执行离子注入操作1510。在一些实施例中，可以以比在没有残余掩模的情况下执行的注入的能量更高的能量执行离子注入操作1510(例如，诸如本文关于图8所讨论的)。
参考图16，可以在第一间隔物层1410的第一部分1410a和第二部分1410b上形成掩模材料1610的层。掩模材料1610可以由氧化物和/或光致抗蚀剂形成。可以控制掩模材料1610的沉积以提供厚度在
Figure BDA0004046823850000226
至/>
Figure BDA0004046823850000227
之间的掩模材料1610的层，但本发明不限于此。在一些实施例中，掩模材料1610的厚度可以是/>
Figure BDA0004046823850000228
至/>
Figure BDA0004046823850000229
在一些实施例中，掩模材料1610的厚度可以是/>
Figure BDA00040468238500002210
至/>
Figure BDA00040468238500002211
参考图17，图16的掩模材料1610的层可以被图案化和蚀刻(例如，各向异性地)以形成第二间隔物层1710。掩模材料1610的蚀刻可以蚀刻在低浓度源极/漏极区域240L上的掩模材料1610的部分和第一间隔物层1410的第二部分1410b。第二间隔物层1710可以形成在第一间隔物层1410的第一部分1410a的上表面和侧壁上以及在p阱130的上表面和低浓度源极/漏极区域240L上的第一间隔物层1410的第二部分1410b的剩余部分上。第二间隔物层1710可以在第一间隔物层1410的第一部分1410a的侧壁上形成厚度在
Figure BDA0004046823850000231
至/>
Figure BDA0004046823850000232
之间的间隔物。间隔物的宽度可以与本文关于图2B讨论的第一距离W1对应。第二间隔物层1710可以暴露低浓度源极/漏极区域240L的第一部分。由于第二间隔物层1710的厚度，低浓度源极/漏极区域240L的与低浓度源极/漏极区域240L的相应内侧边缘相邻(例如，与硬掩模410相邻)的大约/>
Figure BDA0004046823850000233
至/>
Figure BDA0004046823850000234
宽的第二部分可以被第二间隔物层1710覆盖。在一些实施例中，低浓度源极/漏极区域240L的第二部分的宽度可以是/>
Figure BDA0004046823850000235
至/>
Figure BDA0004046823850000236
在一些实施例中，低浓度源极/漏极区域240L的第二部分的宽度可以是/>
Figure BDA0004046823850000237
至/>
Figure BDA0004046823850000238
在一些实施例中，蚀刻掩模材料1610的层以形成第二间隔物层1710可能不会留下如本文关于图14讨论的掩模层610的层蚀刻所留下的残余部分。
参考图18，可以执行离子注入操作1810。离子注入操作1810可以将n型掺杂剂注入到低浓度源极/漏极区域240L中以形成高浓度源极/漏极区域240H。在一些实施例中，可以以1x1015掺杂剂/cm2至5x1015掺杂剂/cm2或更高的剂量执行离子注入操作1810，但本发明不限于此。在一些实施例中，可以以5x1014掺杂剂/cm2至5x1016掺杂剂/cm2之间的剂量执行离子注入操作1810。在一些实施例中，可以在300℃至600℃之间执行离子注入操作1810。高浓度源极/漏极区域240H和低浓度源极/漏极区域240L可以一起形成源极/漏极区域240。源极/漏极区域240、p阱130、漂移层120和基板110可以形成半导体层结构250。
接下来，可以移除硬掩模410、包括第一部分1410a和第二部分1410b的第一间隔物层1410以及第二间隔物层1610(例如，经由剥离工艺)，并且装置的处理可以如本文关于图12和图13所描述的那样继续。
根据关于图14至图18所描述的方法制备的半导体装置还可以进一步减少在高浓度源极/漏极区域240H与低浓度源极/漏极区域240L之间的半导体层结构250的表面中的损坏。因为用于制备低浓度源极/漏极区域240L的掩模的蚀刻没有完全暴露半导体层结构250的表面，所以可以减少和/或避免由于蚀刻工艺造成的损坏。
本公开描述了减少和/或消除对源极/漏极区域的可能在栅极电极下方的部分的损坏的方法。通过在低浓度源极/漏极区域内设置高浓度源极/漏极区域，本文描述的实施例可以允许在栅极电极与源极区域之间和/或栅极电极与沟道区域之间形成更高质量的栅极绝缘层。这对于改善功率晶体管(例如，MOSFET、MISFET或IGBT)中的栅极区域可以特别有用。
虽然上面讨论的各种实施例说明了n沟道MOSFET的单位单元的结构，但是将认识到的是，依据本发明的进一步实施例，每个装置中的每个半导体层的极性可以被反转以提供对应的p沟道MOSFET。
上面已经参考附图描述了本发明，在附图中示出了本发明的实施例。但是，本发明可以以许多不同的形式来实施并且不应当被解释为限于本文阐述的实施例。更确切地说，提供这些实施例是为了使本公开将彻底和完整，并将本发明的范围充分传达给本领域技术人员。在附图中，为了清楚起见，可能夸大了层和区域的尺寸和相对尺寸。将理解的是，当一个元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”或“耦合到另一个元件或层”时，它可以直接在另一个元件或层上、直接连接或耦合到另一个元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”或“直接耦合到另一个元件或层”，不存在中间元件或层。如本文所使用的，术语“和/或”包括一个或多个相关列出的项的任何和所有组合。相同的标号始终指相同的元件。
将理解的是，虽然术语第一和第二在本文中用于描述各种区域、层和/或元件，但是这些区域、层和/或元件不应受这些术语的限制。这些术语仅用于将一个区域、层或元件与另一个区域、层或元件区分开。因此，下面讨论的第一区域、层或元件可以被称为第二区域、层或元件，并且类似地，第二区域、层或元件可以被称为第一区域、层或元件而不背离本发明的范围。
诸如“下部”或“底部”和“上部”或“顶部”之类的相对术语可以在本文中用于描述一个元件与另一个元件如图所示的关系。将理解的是，相对术语旨在涵盖除了附图中描绘的定向之外的装置的不同定向。例如，如果图中的装置被翻转，那么被描述为在另一个元件“下”侧的元件将被定向在另一个元件的“上”侧。因此，示例性术语“下部”可以涵盖“下部”和“上部”的定向两者，这取决于图的特定定向。类似地，如果将其中一个图中的装置翻转，那么描述为在另一个元件“下方”或“下面”的元件将被定向为在另一个元件“上方”。因此，示例性术语“下方”或“下面”可以涵盖上方和下方的定向两者。
本文使用的术语仅出于描述特定实施例的目的，并且不旨在限制本发明。如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解的是，当在本文中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”指定了所述特征、元件和/或组件的存在，但不排除一个或多个其它特征、元件、组件和/或它们的组的存在或添加。
本发明的实施例在本文中参考作为示意图的截面图进行描述。照此，可以预期由于例如制造技术和/或容差而导致的图示形状的变化。因此，本发明的实施例不应当被解释为限于本文所示区域的特定形状，而是应包括例如由制造引起的形状偏差。例如，图示为矩形的注入区域通常将在其边缘处具有圆形或弯曲特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元改变。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在图示装置的区域的实际形状并且不旨在限制本发明的范围。
参考半导体层和/或区域描述了本发明的一些实施例，这些半导体层和/或区域被表征为具有诸如n型或p型之类的导电类型，导电类型指层和/或区域中的多数载流子浓度。因此，n型材料具有带负电电子的多数平衡浓度，而p型材料具有带正电空穴的多数平衡浓度。一些材料可以用“+”或“-”指定(如n+、n-、p+、p-、n++、n--、p++、p--等)，以指示与另一个层或区域相对较大(“+”)或较小(“-”)的多数载流子浓度。但是，这样的符号并不意味着层或区域中存在特定浓度的多数或少数载流子。
将理解的是，本文公开的实施例可以被组合。因此，关于第一实施例描绘和/或描述的特征同样可以包括在第二实施例中，反之亦然。
虽然参考特定附图描述了以上实施例，但应理解的是，本发明的一些实施例可以包括附加的和/或中间的层、结构或元件，和/或特定的层、结构或元件可以被删除。虽然已经描述了本发明的几个示例性实施例，但是本领域技术人员将容易认识到，在不实质背离本发明的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。因而，所有此类修改都旨在包括在根据权利要求书所定义的本发明的范围内。因次，应该理解的是，前述内容是对本发明的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例以及其它实施例的修改旨在包括在所附权利要求的范围内。本发明由所附权利要求限定，其中包括权利要求的等同物。

Claims (44)

1.一种半导体装置，包括：
半导体层结构，包括源极/漏极区域；
所述半导体层结构上的栅极电介质层；以及
所述栅极电介质层上的栅极电极，
其中，所述源极/漏极区域包括具有第一掺杂剂浓度的第一部分和具有第二掺杂剂浓度的第二部分，
其中，所述第二掺杂剂浓度低于所述第一掺杂剂浓度，以及
其中，所述第二部分比所述第一部分更接近于所述栅极电极的中心。
2.根据权利要求1所述的半导体装置，其中，所述栅极电极在所述源极/漏极区域的所述第二部分上延伸。
3.根据权利要求1或权利要求2所述的半导体装置，其中，所述源极/漏极区域的所述第一部分的侧边界从所述源极/漏极区域的所述第二部分的侧边界横向偏移
Figure FDA0004046823840000011
至/>
Figure FDA0004046823840000012
之间的距离。
4.根据权利要求1-3中的任一项所述的半导体装置，其中，所述第一部分的第一掺杂剂浓度比所述第二部分的第二掺杂剂浓度大一到三个数量级之间。
5.根据权利要求1-4中的任一项所述的半导体装置，还包括在所述源极/漏极区域的所述第一部分与所述第二部分之间的界面。
6.根据权利要求5所述的半导体装置，其中，所述栅极电极的边缘和所述源极/漏极区域的所述第一部分与所述第二部分之间的界面横向分离
Figure FDA0004046823840000021
至/>
Figure FDA0004046823840000022
7.根据权利要求1-6中的任一项所述的半导体装置，其中，所述源极/漏极区域的所述第一部分的第一底表面与所述源极/漏极区域的所述第二部分的第二底表面处于不同的水平处。
8.根据权利要求1-7中的任一项所述的半导体装置，其中，在所述源极/漏极区域的所述第二部分之上的所述栅极电介质层的厚度基本上是均匀的。
9.根据权利要求1-8中的任一项所述的半导体装置，其中，所述半导体层结构包括含有碳化硅的基板。
10.一种半导体装置，包括半导体层结构，所述半导体层结构包括：
第一导电类型的漂移层；
所述漂移层中的第二导电类型的阱区域；以及
在所述阱区域中的第一导电类型的源极/漏极区域，所述源极/漏极区域在所述源极/漏极区域的第一部分中具有第一掺杂浓度并在所述源极/漏极区域的从所述第一部分横向偏移的第二部分中具有不同于所述第一掺杂浓度的第二掺杂浓度。
11.根据权利要求10所述的半导体装置，其中，所述半导体层结构还包括含有碳化硅的基板。
12.根据权利要求10或权利要求11所述的半导体装置，其中，所述第一部分的第一掺杂剂浓度比所述第二部分的第二掺杂剂浓度大一到三个数量级之间。
13.根据权利要求10所述的半导体装置，其中，所述源极/漏极区域的所述第二部分在所述源极/漏极区域的所述第一部分与所述阱区域之间。
14.根据权利要求10或权利要求13所述的半导体装置，其中，所述源极/漏极区域的所述第一部分的第一底表面与所述源极/漏极区域的所述第二部分的第二底表面处于不同的水平处。
15.根据权利要求10或权利要求13所述的半导体装置，还包括：
在所述半导体层结构上的栅极电介质层；以及
在所述栅极电介质层上的栅极电极。
16.根据权利要求15所述的半导体装置，其中，所述栅极电极与所述源极/漏极区域的所述第二部分而不与所述源极/漏极区域的所述第一部分重叠。
17.根据权利要求15所述的半导体装置，其中，在所述源极/漏极区域的所述第二部分之上的所述栅极电介质层的厚度基本上是均匀的。
18.一种形成半导体装置的方法，包括：
在基板上提供漂移层；
以第一掺杂剂剂量在所述漂移层中离子注入源极/漏极区域的第一部分；以及
以不同于所述第一掺杂剂剂量的第二掺杂剂剂量在所述源极/漏极区域的所述第一部分中离子注入所述源极/漏极区域的第二部分。
19.根据权利要求18所述的方法，其中，所述第一掺杂剂剂量在1x1012掺杂剂/cm2至1x1015掺杂剂/cm2之间。
20.根据权利要求18或权利要求19所述的方法，其中，所述第二掺杂剂剂量在5x1014掺杂剂/cm2至5x1016掺杂剂/cm2之间。
21.根据权利要求18所述的方法，还包括，在对所述源极/漏极区域的所述第一部分进行离子注入之前，在所述漂移层中离子注入具有与所述源极/漏极区域的导电类型相反的导电类型的阱区域。
22.根据权利要求21所述的方法，其中，以介于1x1012掺杂剂/cm2至1x1014掺杂剂/cm2之间的第三掺杂剂剂量执行所述阱区域的离子注入。
23.根据权利要求18或权利要求21所述的方法，其中，所述源极/漏极区域的所述第一部分的侧边界从所述源极/漏极区域的所述第二部分的侧边界横向偏移
Figure FDA0004046823840000041
至/>
Figure FDA0004046823840000042
之间的距离。
24.根据权利要求18或权利要求21所述的方法，还包括：
在所述漂移层上形成栅极电介质层；以及
在所述栅极电介质层上形成栅极电极。
25.根据权利要求24所述的方法，其中，所述栅极电极的边缘与所述源极/漏极区域的所述第一部分和所述第二部分之间的界面横向分离
Figure FDA0004046823840000043
至/>
Figure FDA0004046823840000044
26.根据权利要求24或权利要求25所述的方法，其中，在所述源极/漏极区域的所述第一部分之上的所述栅极电介质层的厚度基本上是均匀的。
27.根据权利要求24-26中的任一项所述的方法，其中，形成所述栅极电介质层包括热生长所述栅极电介质层。
28.根据权利要求24-27中的任一项所述的方法，其中，所述栅极电介质层包括二氧化硅。
29.根据权利要求18-28中的任一项所述的方法，其中，所述源极/漏极区域的所述第一部分的离子注入包括：
在所述漂移层上沉积掩模层；以及
图案化和蚀刻所述掩模层。
30.根据权利要求29所述的方法，其中，图案化和蚀刻所述掩模层包括留下所述掩模层的存在于所述漂移层上的第一部分，以及
其中，所述源极/漏极区域的所述第一部分的离子注入还包括通过所述掩模层的第一部分注入离子。
31.根据权利要求30所述的方法，其中，所述掩模层的第一部分具有介于
Figure FDA0004046823840000051
至/>
Figure FDA0004046823840000052
之间的厚度。
32.一种半导体装置，包括：
半导体层结构，包括源极/漏极区域；
所述半导体层结构上的栅极电介质层；以及
所述栅极电介质层上的栅极电极，
其中，所述源极/漏极区域包括具有第一掺杂剂浓度的第一部分和具有第二掺杂剂浓度的第二部分，以及
其中，所述栅极电极的边缘和所述源极/漏极区域的所述第一部分与所述第二部分之间的界面横向分离
Figure FDA0004046823840000053
或更小。
33.根据权利要求32所述的半导体装置，其中，所述栅极电极与所述源极/漏极区域的所述第二部分重叠。
34.根据权利要求32或权利要求33所述的半导体装置，其中，所述第一部分的第一掺杂剂浓度比所述第二部分的第二掺杂剂浓度大一到三个数量级之间。
35.根据权利要求32-34中的任一项所述的半导体装置，其中在所述源极/漏极区域的所述第二部分之上的所述栅极电介质层的厚度基本上是均匀的。
36.根据权利要求32-35中的任一项所述的半导体装置，其中，所述半导体层结构还包括第二导电类型的阱区域，以及
其中，所述源极/漏极区域的所述第二部分位于所述源极/漏极区域的所述第一部分与所述阱区域之间。
37.一种半导体装置，包括：
碳化硅SiC半导体层结构，包括源极/漏极区域、沟道区域和漂移层；
所述SiC半导体层结构上的栅极电介质层；以及
所述栅极电介质层上的栅极电极，
其中，所述栅极电介质层的位于所述栅极电极和所述源极/漏极区域上的第一部分具有第一厚度，
其中，所述栅极电介质层的位于所述栅极电极和所述SiC半导体层结构的所述沟道区域上的第二部分具有第二厚度，以及
其中，所述第一厚度在所述第二厚度的15％以内。
38.根据权利要求37所述的半导体装置，其中，所述栅极电介质层的所述第一部分中半导体晶格损坏引起的缺陷的第一浓度在所述栅极电介质层的所述第二部分中半导体晶格损坏引起的缺陷的第二浓度的10％以内。
39.根据权利要求37或权利要求38所述的半导体装置，其中，所述栅极电介质层还包括不同于所述第二部分的第三部分，所述第三部分位于所述栅极电极和所述源极/漏极区域上，以及
其中，所述第三部分的第三厚度大于所述第一部分的第一厚度。
40.根据权利要求39所述的半导体装置，其中，所述源极/漏极区域是第一源极/漏极区域，
其中，所述半导体层结构还包括第二源极/漏极区域，所述漂移层在所述第一源极/漏极区域与第二源极/漏极区域之间在第一方向上延伸，以及
其中，所述栅极电介质层的所述第一部分在所述第一方向上的宽度大于所述栅极电介质层的所述第三部分在所述第一方向上的宽度。
41.根据权利要求39或权利要求40所述的半导体装置，其中，所述栅极电介质层的所述第三部分中半导体晶格损坏引起的缺陷的第三浓度与所述栅极电介质层的所述第二部分中半导体晶格损坏引起的缺陷的第二浓度的变化大于10％。
42.根据权利要求37-41中的任一项所述的半导体装置，其中，所述源极/漏极区域包括具有第一掺杂剂浓度的高浓度区域和具有第二掺杂剂浓度的低浓度区域，所述第一掺杂剂浓度高于所述第二掺杂剂浓度。
43.根据权利要求42所述的半导体装置，其中，所述栅极电极的边缘和所述源极/漏极区域的高浓度区域与低浓度区域之间的界面横向分开
Figure FDA0004046823840000071
或更小。
44.根据权利要求42或权利要求43所述的半导体装置，其中，所述栅极电介质层的所述第一部分位于所述源极/漏极区域的所述低浓度区域上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066439A (ja) 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP2009064970A (ja) 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
JP4786621B2 (ja) * 2007-09-20 2011-10-05 株式会社東芝 半導体装置およびその製造方法
JP5797266B2 (ja) 2011-06-14 2015-10-21 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2015032615A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6335089B2 (ja) * 2014-10-03 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE112015004766B4 (de) * 2014-10-20 2021-11-18 Mitsubishi Electric Corporation Halbleitervorrichtungen
JP6159471B2 (ja) 2014-11-26 2017-07-05 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
JP6457363B2 (ja) 2015-09-11 2019-01-23 株式会社東芝 半導体装置
US11605732B2 (en) * 2019-11-06 2023-03-14 Semiconductor Components Industries, Llc Power device with graded channel

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