JP2008124300A - 半導体装置およびこれを用いた電気回路 - Google Patents
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Abstract
【課題】耐圧を高めることと、逆回復損失を小さくすることとを両立することが可能である半導体装置およびこれを用いた電気回路を提供すること。
【解決手段】n+型半導体層1と、n-型半導体層2と、ドレイン電極5と、p型半導体層3と、n+型半導体層4と、ゲート絶縁膜61を介して設けられたゲート電極6と、ソース電極7と、を備えた半導体装置Aであって、n+型半導体層1の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、n+型半導体層1とドレイン電極5との接合状態がショットキーコンタクトとされている。
【選択図】 図1
【解決手段】n+型半導体層1と、n-型半導体層2と、ドレイン電極5と、p型半導体層3と、n+型半導体層4と、ゲート絶縁膜61を介して設けられたゲート電極6と、ソース電極7と、を備えた半導体装置Aであって、n+型半導体層1の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、n+型半導体層1とドレイン電極5との接合状態がショットキーコンタクトとされている。
【選択図】 図1
Description
本発明は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)をはじめとする半導体装置、およびこれを用いたインバータ回路をはじめとする電気回路に関する。
図5は、従来の半導体装置の一例を示している(たとえば、特許文献1参照)。同図に示された半導体装置Xは、MOSFETとして構成されている。半導体装置Xは、n+型半導体層91、n-型半導体層92、p型半導体層93、およびn+型半導体層94が積層されている。p型半導体層93には、n-型半導体層92に進入するコラム部93aが形成されている。n+型半導体層91の裏面には、ドレイン電極95が形成されている。ドレイン電極95を形成した後に600℃程度の合金化処理を施すことにより、n+型半導体層91とドレイン電極95との接触状態は、オーミックコンタクトとされている。p型半導体層93の表面側部分のうち、n+型半導体層94とn-型半導体層92とに挟まれた部分にはゲート絶縁膜97aを介してゲート電極96が形成されている。ゲート電極96は、層間絶縁膜97bによって覆われている。p型半導体層93およびn+型半導体層94それぞれの表面側部分のうち層間絶縁膜97bから露出した部分には、ソース電極98が形成されている。半導体装置Xは、コラム部93aとn-型半導体層92とがn+型半導体層91が広がる方向において並んでいる、Super Junction型のMOSFETとされている。このような半導体装置Xは、オン抵抗を抑制しつつ、耐圧を高めることができるという利点を有する。
しかしながら、半導体装置Xがたとえばインバータ回路などの電気回路に用いられる場合、オン状態からオフ状態とされたときに生じる逆回復損失が大きくなるという問題がある。逆回復損失は、半導体装置Xに不可避的に存在するいわゆる寄生容量の大きさに依存する。この寄生容量が大きいほど、オン状態からオフ状態に切り替えられたときに、順方向とは逆方向であるソース電極98からドレイン電極95に向かう方向に半導体装置X内を流れる電流が大きくなる。この電流が半導体装置X内を流れることによるエネルギー損失の大きさが、上述した逆回復損失の大きさとなる。Super Junction型のMOSFETとされた半導体装置Xにおいては、耐圧を高めることと、逆回復損失を小さくすることとを両立することが困難であった。
本発明は、上記した事情のもとで考え出されたものであって、耐圧を高めることと、逆回復損失を小さくすることとを両立することが可能である半導体装置およびこれを用いた電気回路を提供することをその課題とする。
本発明の第1の側面によって提供される半導体装置は、第1n+型半導体層と、上記第1n+型半導体層の表面側に形成されたn-型半導体層と、上記第1n+型半導体層の裏面側に形成されたドレイン電極と、その一端面が上記n-型半導体層の表面側に露出するとともに、他端部が上記n-型半導体層に進入しているp型半導体層と、その一端面が上記p型半導体層の表面側に露出し、他の部分が上記p型半導体層に埋まっている第2n+型半導体層と、上記p型半導体層のうち上記n-型半導体層と上記第2n+型半導体層とに挟まれた部分の表面側に、ゲート絶縁膜を介して設けられたゲート電極と、上記p型半導体層の表面および上記第2n+型半導体層の表面に接するソース電極と、を備えた半導体装置であって、上記第1n+型半導体層の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、上記第1n+型半導体層と上記ドレイン電極と接合状態がショットキーコンタクトとされていることを特徴としている。
このような構成によれば、上記ソース電極から上記ドレイン電極に向かう方向には、電流が流れにくくなる。これにより、上記半導体装置がオン状態からオフ状態へと切り替えられたときに、上記半導体装置内を上記ソース電極から上記ドレイン電極へと流れる電流を抑制することが可能である。したがって、上記半導体装置の逆方向損失を小さくすることができる。
本発明の好ましい実施の形態においては、上記ドレイン電極は、上記第1n+型半導体層に接するショットキーメタル層を備えており、上記ショットキーメタル層は、Tiからなる。このような構成によれば、上記ドレイン電極と上記第1n+型半導体層との接触状態をショットキーコンタクトとするのに好適である。また、Tiは、上記第1n+型半導体層の一般的な材質であるSiと線膨張係数が比較的近い値である。したがって、上記半導体装置の製造工程において、上記ショットキーメタル層が上記第1n+型半導体層から剥離してしまうことを防止することができる。
本発明の第2の側面によって提供される電気回路は、本発明の第1の側面によって提供される半導体装置と、上記ソース電極から上記ドレイン電極に向かう方向が順方向となるように接続されたダイオードと、を備える電気回路であって、上記ソース電極から上記ドレイン電極へと向かう方向に流れる電流を生じさせる電圧は、上記半導体装置を経由する経路における電圧の方が、上記ダイオード内を経由する経路における電圧よりも大であることを特徴としている。
このような構成によれば、上記電気回路において上記半導体装置をオン状態からオフ状態へと切り替えたときに生じる逆方向の電流を、上記ダイオード内に導くことが可能である。したがって、上記半導体装置内を逆方向の電流が流れることによって生じる逆回復損失を小さくするのに適している。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図1は、本発明に係る半導体装置の一例を示している。同図に示された半導体装置Aは、n+型半導体層1、n-型半導体層2、p型半導体層3、n+型半導体層4、ドレイン電極5、ゲート電極6、およびソース電極7を備えており、Super Junction型のMOSFETとして構成されている。
n+型半導体層1は、たとえばSiにn型半導体とするための不純物であるドナーが比較的高濃度で添加されたものであり、本発明で言う第1n+型半導体層に相当する。本実施形態においては、n+型半導体層1は、半導体装置Aを形成するための基板となっており、その表面側にn-型半導体層2、p型半導体層3、n+型半導体層4などを形成するための土台となっている。n+型半導体層1の裏面側には、ドレイン電極5が形成されている。
n-型半導体層2は、たとえばSiにn型半導体とするための不純物であるドナーが比較的低濃度で添加されたものである。本実施形態においては、n-型半導体層2は、n+型半導体層1上にエピタキシャル成長させることにより形成されている。
p型半導体層3は、たとえばSiにp型半導体とするための不純物であるアクセプタが添加されたものである。p型半導体層3の形成は、たとえばn-型半導体層2を形成した後に、n-型半導体層2の一部にアクセプタをイオン注入することによって行う。p型半導体層3には、コラム部31が形成されている。コラム部31は、n-型半導体層2内をn+型半導体層1に向かって延びており、アクセプタの拡散を制御する方法またはあらかじめトレンチを形成しておく方法などによって形成される。本実施形態の半導体装置Aは、コラム部31とn-型半導体層2の一部とがn+型半導体層1が広がる方向において交互に配列された構造とされている。このような構造が、Super Junction型のMOSFETの特徴であり、オン抵抗を抑制しつつ、耐圧を高めるのに有利となっている。
n+型半導体層4は、p型半導体層3の表側部分に形成されており、その周囲がp型半導体層3に囲われた格好となっている。n+型半導体層4は、たとえばp型半導体層3を形成した後に、p型半導体層3の一部にドナーを比較的高濃度にイオン注入することによって形成される。p型半導体層3の表面側部分のうち、n-型半導体層2の表面側部分とn+型半導体層4とによって挟まれた部分は、いわゆるチャネル領域となっている。n+型半導体層4は、本発明で言う第2n+型半導体層に相当する。
ゲート電極6は、半導体装置Aに流れる電流の大きさを制御するための電圧を印加する電極であり、たとえばポリシリコンによって形成されている。ゲート電極6は、ゲート絶縁膜61を介してp型半導体層3の上記チャネル領域上に配置されている。ゲート絶縁膜61は、たとえばSiO2からなる。ゲート電極6およびゲート絶縁膜61は、層間絶縁膜62によって覆われている。層間絶縁膜62は、たとえばCVD法によって形成されたSiO2からなる膜である。層間絶縁膜62は、たとえばエッチングによってn+型半導体層4の一部が露出する形状とされる。
ソース電極7は、たとえば蒸着法によって形成されたAuからなる層である。ソース電極7は、p-型半導体層3およびn+型半導体層4それぞれの表面側部分のうち、層間絶縁膜62から露出した部分に接している。ゲート電極6とソース電極7とは、層間絶縁膜62によって絶縁されている。
ドレイン電極5は、ショットキーメタル層51および裏メタル層52からなる。ショットキーメタル層51は、n+型半導体層1との界面において、いわゆるショットキー障壁を形成するための層であり、本実施形態においては、Tiによって形成されている。n+型半導体層1の裏面側部分は、後述するようにオーミックコンタクトを生じない程度のわずかに合金化処理が施されている。裏メタル層52は、たとえば半導体装置Aをダイボンディングするために用いられる部分であり、ショットキーメタル層51を介してn+型半導体層1と導通している。裏メタル層52は、たとえばAgからなる。
ドレイン電極5を形成するには、まず、n+型半導体層1の表面側にn-型半導体層2、p型半導体層3、n+型半導体層4、ゲート電極6、およびソース電極7を形成した後に、n+型半導体層1の裏面を研削によって滑らかな面とする。次いで、たとえばスパッタ法によってn+型半導体層1の裏面にTiの膜を形成する。このスパッタ法に次いで、Tiの膜が形成されたn+型半導体層1をたとえばオーブン内で300℃程度に昇温することにより合金化処理を施す。これにより、Tiからなるショットキーメタル層51が得られる。処理温度を300℃程度とすれば、n+型半導体層1の裏面側部分に対して、ショットキーメタル層51との接合状態がショットキーコンタクトとなる程度の合金化処理を施すことができる。そして、たとえばスパッタ法によりショットキーメタル層51の裏面側にAgからなる裏メタル層52を形成する。
図2は、半導体装置Aを用いた電気回路Bの一部を示している。この電気回路Bは、たとえば、照明器具用のインバータ回路である。電気回路Bには、半導体装置AとダイオードDとが搭載されている。ダイオードDは、半導体装置Aのソース電極7からドレイン電極5へと向かう方向が順方向となるように接続されている。ダイオードDとしては、高速整流ダイオード(FRD:First Recovery Diode)と称されるタイプのダイオードが適している。
次に、半導体装置Aおよび電気回路Bの作用について説明する。
本実施形態によれば、n+型半導体層1とショットキーメタル層51との間のショットキー障壁により、n+型半導体層1からドレイン電極5へと向かう方向には電流が流れにくい構成となっている。これは、図2に示すように、半導体装置Aの内部にドレイン電極5に対して直列に接続されたショットキーバリアダイオードDsが形成されたことと等価である。
図3は、ソース電極7からドレイン電極5へと向かう方向に電流を流す場合の電圧Vfと電流Ifの特性を示している。曲線Gxは、図5に示された半導体装置Xの特性を示している。半導体装置Xにおいては、ソース電極98からp型半導体層93、n-型半導体層92およびn+型半導体層91を経てドレイン電極95へと至る経路にいわゆるボディダイオードと呼ばれるダイオードが形成されている。このボディダイオードの存在により、曲線Gxで示される電圧−電流特性となる。曲線Gdは、ダイオードDの電圧−電流特性を表している。曲線Gxと曲線Gdを比較すると、ソース電極7からドレイン電極5に向けて同じ大きさの電流If0を流すために必要な電圧は、曲線Gxの方が低い。半導体装置Xがオン状態からオフ状態とされたときには、ソース電極7からドレイン電極5へと流れようとする電流が発生する。半導体装置Xによれば、たとえダイオードDと併用したとしても、上記電流が半導体装置X内を流れてしまい、逆回復損失が過大なものとなってしまう。
これに対し、本実施形態によれば、ショットキーバリアダイオードDsが形成されたものと等価の構成となっていることにより、電圧−電流特性が図3の曲線Gaによって示されるものとなる。曲線Gaは、ソース電極7からドレイン電極5に向けて同じ大きさの電流If0を流すために必要な電圧が曲線Gdよりも大きい。このため、半導体装置Aがオン状態からオフ状態とされたときには、ソース電極7からドレイン電極5に向かう電流はダイオードD内を流れることとなり、半導体装置A内にはほとんど流入しない。
図4は、オン状態からオフ状態に切り替えたときの電流Ifの履歴を表しており、横軸は時間Tである。曲線Iaは、電気回路Bにおいて半導体装置Aをオン状態からオフ状態へと切り替えた場合に半導体装置A内を流れる電流の推移を表している。曲線Ixは、従来の半導体装置Xを用いた電気回路における電流の推移を表している。本図によく表れているように、半導体装置Xを用いた構成においては、オン状態からオフ状態へと切り替えられた直後に、順方向に流れていた電流の大きさを超える逆方向の電流が流れている。これにより、半導体装置X内において過大な逆回復損失が生じている。一方、本実施形態の半導体装置Aが用いられた電気回路Bにおいては、曲線Iaに表されるように、オフ状態に切り替えられた後には、わずかな電流が逆方向に流れるのみである。これは、図3に示した特性により、逆方向に流れる電流のほとんどをダイオードDに適切に導けていることを表している。したがって、半導体装置Aを用いた電気回路Bにおいては、逆回復損失を大幅に抑制することが可能である。
ショットキーメタル層51をTiによって形成すれば、n+型半導体層1との接触状態をショットキーコンタクトとするのに好適である。また、n+型半導体層1の裏面にショットキーメタル層51を形成するには、Tiの膜を形成した後に300℃程度の温度で合金化処理を施せばよい。この温度は、たとえばn+型半導体層1の裏面にオーミックコンタクトを形成するための合金化処理における一般的な処理温度である600℃に対して格段に低い温度である。さらに、Tiは、その線膨張係数がn+型半導体層1の材質であるSiの線膨張係数と比較的近い値である。線膨張係数が互いに近い値であるn+型半導体層1とTiの膜とを300℃程度という比較的低温によって合金化処理することにより、n+型半導体層1からショットキーメタル層51、すなわちドレイン電極5が剥離してしまうことを適切に防止することができる。
本発明に係る半導体装置およびこれを用いた電気回路は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびこれを用いた電気回路の各部の具体的な構成は、種々に設計変更自在である。
本発明で言うショットキーメタル層は、Tiからなるものに限定されず、第1n+型半導体層との接触状態をショットキーコンタクトとすることが可能な材質を用いればよい。第1n+型半導体層に対する合金化処理を比較的低温で行えば、ショットキーメタル層の材質を変えても、ある程度のショットキーコンタクトとすることができる。また、ショットキーメタル層の材質を適切に選択することにより、第1n+型半導体層に対して合金化処理を施さない構成としてもよい。ドレイン電極の構成は、上述したショットキーメタル層と裏メタル層との2層構造のほかに、単一の材質からなる構造であっても、第1n+型半導体層との接触状態がショットキーコンタクトとなればよい。本発明に係る電気回路は、インバータ回路として構成するのに適しているが、本発明はこれに限定されず、耐圧を高めることと逆回復損失を低減することとが求められる種々の電気回路に適用することができる。
A 半導体装置
B 電気回路
D ダイオード
1 n+型半導体層(第1n+型半導体層)
2 n-型半導体層
3 p型半導体層
4 n+型半導体層(第2n+型半導体層)
5 ドレイン電極
6 ゲート電極
7 ソース電極
31 コラム部
51 ショットキーメタル層
52 裏メタル層
61 ゲート絶縁膜
62 層間絶縁膜
B 電気回路
D ダイオード
1 n+型半導体層(第1n+型半導体層)
2 n-型半導体層
3 p型半導体層
4 n+型半導体層(第2n+型半導体層)
5 ドレイン電極
6 ゲート電極
7 ソース電極
31 コラム部
51 ショットキーメタル層
52 裏メタル層
61 ゲート絶縁膜
62 層間絶縁膜
Claims (3)
- 第1n+型半導体層と、
上記第1n+型半導体層の表面側に形成されたn-型半導体層と、
上記第1n+型半導体層の裏面側に形成されたドレイン電極と、
その一端面が上記n-型半導体層の表面側に露出するとともに、他端部が上記n-型半導体層に進入しているp型半導体層と、
その一端面が上記p型半導体層の表面側に露出し、他の部分が上記p型半導体層に埋まっている第2n+型半導体層と、
上記p型半導体層のうち上記n-型半導体層と上記第2n+型半導体層とに挟まれた部分の表面側に、ゲート絶縁膜を介して設けられたゲート電極と、
上記p型半導体層の表面および上記第2n+型半導体層の表面に接するソース電極と、
を備えた半導体装置であって、
上記第1n+型半導体層の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、上記第1n+型半導体層と上記ドレイン電極と接合状態がショットキーコンタクトとされていることを特徴とする、半導体装置。 - 上記ドレイン電極は、上記第1n+型半導体層に接するショットキーメタル層を備えており、
上記ショットキーメタル層は、Tiからなる、請求項1に記載の半導体装置。 - 請求項1または2に記載の半導体装置と、
上記ソース電極から上記ドレイン電極に向かう方向が順方向となるように接続されたダイオードと、を備える電気回路であって、
上記ソース電極から上記ドレイン電極へと向かう方向に流れる電流を生じさせる電圧は、上記半導体装置を経由する経路における電圧の方が、上記ダイオード内を経由する経路における電圧よりも大であることを特徴とする、電気回路。
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US9590616B2 (en) | 2013-07-10 | 2017-03-07 | Denso Corporation | Drive control device |
JP2017228793A (ja) * | 2008-09-01 | 2017-12-28 | ローム株式会社 | 半導体装置およびその製造方法 |
-
2006
- 2006-11-14 JP JP2006307649A patent/JP2008124300A/ja active Pending
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US10672900B2 (en) | 2008-09-01 | 2020-06-02 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
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