JP2009231811A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高耐圧を要求されるＭＯＳトランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】ＬＯＣＯＳオフセットＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜の一部をエッチングした領域にドレイン拡散層を形成することにより、オフセット拡散層によってドレイン拡散層下部の電界集中が発生する領域がカバーされた５０Ｖ以上の電圧下においても保証しうる高耐圧ＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
【選択図】図２

Description

本発明は高耐圧を有するＬＯＣＯＳオフセット型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
現在、ボルテージレギューレータやスイッチングレギュレータと呼ばれる電源電圧を制御し一定電圧を出力するＩＣにおいて、市場の要求は多様化しており、例えば５０Ｖ以上の電圧帯においても使用が保証できるＩＣが求められるようになってきている。高耐圧を有するＩＣにおいて用いられる電界効果トランジスタ(以下ＭＯＳトランジスタ)としては、従来の高耐圧を有するプレーナ型のＭＯＳトランジスタとして、ＬＯＣＯＳオフセットドレイン構造のＭＯＳトランジスタが挙げられる。
図５にＬＯＣＯＳオフセット型ＭＯＳトランジスタの製造方法を示す。図５(a)に示すようにＰ型シリコン基板に犠牲酸化膜２２および窒化膜２１を堆積し、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして選択的に窒化膜２１を除去し、イオン注入法を用いてＮ型のオフセット拡散層３１を形成する。次に図５(b)に示すように窒化膜２１をパターンとし、例えばウェット酸化により選択的にＬＯＣＯＳ酸化膜２３を成長させ形成する。次に、窒化膜２１および犠牲酸化膜２２を除去し、ゲート酸化膜２４を形成し、例えば多結晶シリコン膜をゲート酸化膜２４上に堆積する。そして、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして多結晶シリコン膜を除去することでゲート電極２５を形成し、所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法によりＮ型のドレイン拡散層３４およびソース拡散層３５を形成し、図５(c)を得る。
図５(c)に示す従来構造においては、ゲート電極とドレイン電極間における電界緩和はＬＯＣＯＳ酸化膜２３の厚さおよびオフセット拡散層３１の濃度を最適にすることによって十分に高耐圧化することが可能だと考えられている。しかし、オフセット拡散層３１とドレイン拡散層３４の接合部分に関しては、製造プロセスにおけるＬＯＣＯＳ酸化膜２３の厚さや窒化膜２１の厚さのばらつきが生じ、ＬＯＣＯＳ酸化膜２３端のバーズビーク形状が変化することによって、接合の度合いは異なることになる。このように、接合が不安定な状態となる要因を有するため、ドレイン拡散層３４下部の領域の電界集中を緩和するには、不十分な構造となっている。例えばオフセット拡散層３１の濃度を十分濃くし、ドレイン拡散層３４とオフセット拡散層３１の接合を安定させようとした場合は、オフセット拡散層３１の空乏層が伸びなくなることにより電界が強まり、比較的低い電圧においてなだれ降伏を起す要因となる。５０Ｖ程度が必要とされる高耐圧素子のデバイス設計において上記構造を適用することは困難な状況である。
上記の対策として、ＬＯＣＯＳオフセット型ＭＯＳトランジスタのオフセット部分にトレンチを形成し、オフセット拡散層を形成し、そこにＬＯＣＯＳ酸化膜を埋め込むことで高濃度ドレイン層の電界集中領域をオフセット拡散にてカバーする方法がある。（例えば特許文献１参照）
特開平６−２９３１３号公報
特許文献１に示されているＭＯＳトランジスタの構造においては、実効的なオフセット拡散層幅が大きくなるため、抵抗成分が大きくなりＭＯＳトランジスタとしての駆動能力が低下することになる。また、ＬＯＣＯＳ酸化膜が埋め込まれている凹部分の形状が下広がりになることによって、オフセット拡散層も下広がり構造となり、ＭＯＳトランジスタのチャネル方向に対しても拡散層が伸びる構造となっている。これにより、ドレイン電極に高電圧が印加された際にドレインオフセット拡散層と基板で生じる空乏層がソース拡散層側の空乏層と接合することによってパンチスルー現象によってリーク電流が流れてしまうことを防止するために、ＭＯＳトランジスタのゲート長は大きく取る必要がある。特にドレイン電極およびソース電極の両者に高耐圧が要求される構造の場合においては顕著になるため、サイズ増大により製造コストに大きく影響を与えることになる。
そしてなにより、オフセット領域の凹部の形成および凹部に埋め込むＬＯＣＯＳ酸化膜の形成における製造ばらつきによって、ゲート電極とドレイン電極間における耐圧が変動する構造となっている。例えば凹部が製造ばらつきにより深くなり、ＬＯＣＯＳ酸化膜は薄く成長したとすると、オフセット拡散層のチャネル端部分は角が立った形状となり、電界集中が発生することにより極端に耐圧が低下することになる。よって、製造ばらつきなどを考慮すると、上記構造において高耐圧の動作を保証することは非常に困難と言える。
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）第１導電型の半導体基板の表面に形成されたゲート酸化膜上にゲート電極が形成されており、前記ゲート電極の両側もしくは片側の前記半導体基板表面にＬＯＣＯＳ酸化膜および第２導電型の第１のオフセット拡散層を有し、前記ＬＯＣＯＳ酸化膜の端ではない一部の領域の酸化膜が除去され、酸化膜が除去された領域の前記第１のオフセット拡散層内に第２導電型のソース拡散層およびドレイン拡散層、もしくはドレイン拡散層のみが形成されたＭＯＳトランジスタを含む半導体装置とした。
（２）上記（１）のＭＯＳトランジスタにおいて、前記ソース拡散層および前記ドレイン拡散層、もしくは前記ドレイン拡散層のみの周辺に第２導電型の第２のオフセット拡散層を有するＭＯＳトランジスタを含む半導体装置とした。
（３）第１導電型の半導体基板上に犠牲酸化膜を形成する工程と
前記犠牲酸化膜上に窒化膜を形成する工程と、
フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型のオフセット拡散層を形成する工程と、
前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化膜および前記犠牲酸化膜を除去する工程と、
前記半導体基板表面にゲート酸化膜を形成し、多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって所望の領域のみ多結晶シリコン膜をエッチングする工程と、
フォトレジストを用いたパターンによって前記ＬＯＣＯＳ酸化膜のソース拡散層およびドレイン拡散層もしくはドレイン拡散層が形成される領域の前記ＬＯＣＯＳ酸化膜をエッチングする工程と、
前記ＬＯＣＯＳ酸化膜が除去された領域もしくは前記ＬＯＣＯＳ酸化膜が除去された領域およびソース拡散層となる領域にイオン注入法を用いて第２導電型のソース拡散層および第２導電型のドレイン拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法とした。
（４）第１導電型の半導体基板上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜上に窒化膜を形成する工程と、
フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型の第１のオフセット拡散層を形成する工程と、
第２のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型の第２のオフセット拡散層を形成する工程と、
前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化膜および前記犠牲酸化膜を除去する工程と、
前記半導体基板表面にゲート酸化膜を形成し、多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって所望の領域のみ多結晶シリコン膜をエッチングする工程と、
フォトレジストを用いたパターンによって前記ＬＯＣＯＳ酸化膜のソース拡散層およびドレイン拡散層もしくはドレイン拡散層が形成される領域の前記ＬＯＣＯＳ酸化膜をエッチングする工程と、
前記ＬＯＣＯＳ酸化膜が除去された領域もしくは前記ＬＯＣＯＳ酸化膜が除去された領域およびソース拡散層となる領域にイオン注入法を用いて第２導電型のソース拡散層および第２導電型のドレイン拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法とした。
ＬＯＣＯＳオフセットＭＯＳトランジスタのソース拡散層およびドレイン拡散層もしくはドレイン拡散層をＬＯＣＯＳ酸化膜の一部をエッチングした領域に形成することにより、ＬＯＣＯＳ酸化膜下のオフセット拡散層によってソース拡散層およびドレイン拡散層の下部もしくはドレイン拡散層下部の電界集中が発生する領域がカバーされた５０Ｖ以上の電圧下においても保証しうるＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
本発明の第１の実施例である半導体装置の製造方法を示す模式的断面フロー図である。 本発明の第１の実施例である半導体装置を示す模式的断面図である。 本発明の第２の実施例である半導体装置の製造方法を示す模式的断面フロー図である。 本発明の第２の実施例である半導体装置を示す模式的断面図である。 従来の実施例による半導体装置の製造方法を示す模式的断面フロー図である。
以下、本発明による最良の形態について図面を用いて詳細に説明を行なう。
図１(a)〜(d)に本発明の第１の実施例である半導体装置の製造方法を示す。以下の説明においては、Ｎチャネル型ＭＯＳトランジスタを例に説明を行う。
Ｐ型半導体基板１１上に犠牲酸化膜２２を形成し、犠牲酸化膜２２上に窒化膜２１を形成し、所望の領域が開口するように窒化膜２１をパターニングした後、開口した領域のＰ型半導体基板１１の表面領域にイオン注入法を用いてオフセット拡散層３１を形成した状態を図１(a)に示す。窒化膜２１のパターニングにおいては、窒化膜２１上にフォトレジストを一様に塗布し、フォトリソグラフィーを用いて所望の領域が開口するようにフォトレジストを開口し、パターニングされたフォトレジストをマスクとして、例えばフッ素系ガスを用いてドライエッチングにて行う。また、オフセット拡散層３１をイオン注入法にて形成する際に、マスクは窒化膜２１のエッチングに使用したマスクを用い、オフセット拡散層３１の最終的な不純物濃度が1×1016atom/cm3〜1×1018atom/cm3程度となるようにする。導入する不純物としてはリンを使用する。注入エネルギーは、導入する不純物量にもよるが最終的なオフセット拡散層３１の半導体基板表面からの深さ方向の拡散距離が0.3um以上となるように設定する。
次に窒化膜２１をマスクとして、例えばウェット酸素雰囲気中にて熱酸化処理を行い、図１(b)に示す600nm〜800nm程度のＬＯＣＯＳ酸化膜２３を形成する。そして、窒化膜２１および犠牲酸化膜２２を除去し、ゲート酸化膜２４を例えばウェット酸素雰囲気中で熱酸化によって形成する。そして、ゲート酸化膜２４上に例えば化学気相成長法によって膜厚200nm〜400nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコン膜をパターニングし、所望の位置にゲート電極２５を形成し、図１(c)に示す構造を得る。
次に、所望の領域が開口するようにパターニングしたフォトレジストを用いて、例えばフッ素系ガスを用いてＬＯＣＯＳ酸化膜２３をドライエッチングする。この時、エッチングされることによって現れる半導体基板表面の表面幅が狭く、ＬＯＣＯＳ酸化膜２３が厚くアスペクト比が大きくなることが懸念される場合は、ＬＯＣＯＳ酸化膜２３のエッチングを一回目に等方性であるウェットエッチングを行い、２回目に異方性のドライエッチングを行うなどの２段階エッチングを行うことで緩和することができる。
次に、ＬＯＣＯＳ酸化膜２３が除去されたドレイン拡散層となる領域およびソース拡散層となる領域など所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法を用いてドレイン拡散層３４およびソース拡散層３５を形成することで図１(d)に示す構造を得る。この時、ドレイン拡散層３４およびソース拡散層３５を形成する際のイオン注入法では、導入する不純物は砒素を使用し、ドレイン拡散層３４およびソース拡散層３５の最終的な表面不純物濃度が1×1019atom/cm3以上となるようにする。導入する不純物はリンもしくは砒素を用いる。注入エネルギーは、ドレイン拡散層３４およびソース拡散層３５の半導体基板表面からの深さ方向の拡散距離が0.2um程度となるように設定する。
以上により、図２に示すようにＬＯＣＯＳオフセットＭＯＳトランジスタのＬＯＣＯＳ酸化膜２３の一部をエッチングした領域にドレイン拡散層３４を形成することにより、ＬＯＣＯＳ酸化膜２３下のオフセット拡散層３１によってドレイン拡散層３４下部の電界集中が発生する領域がカバーされた５０Ｖ以上の電圧下においても動作を保証しうるＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
上記においては、Ｎチャネル型ＭＯＳトランジスタを用いて詳細な説明を行っているが、Ｐチャネル型ＭＯＳトランジスタにも適用することは可能であることは言うまでもない。ＭＯＳトランジスタの動作方法として、ソース電極とドレイン電極が入れ替わるような状況において使用する場合には、ソース電極およびドレイン電極の両者において高耐圧の動作を保証しなければならないが、そのような場合でもソース拡散層およびドレイン拡散層に本発明の構造を用いることで耐圧が保証できる。また、本説明では半導体基板上にＭＯＳトランジスタを作成した例を挙げているが、Ｐ型の深い拡散層、所謂ウェル拡散層上に形成されたＭＯＳトランジスタにも適用可能である。さらに、従来のＬＯＣＯＳオフセットＭＯＳトランジスタとチャネル端におけるドレイン構造は変わらないため、従来構造と比較してＭＯＳトランジスタ特性を劣化させることはない。
次に図３(a)〜(d)に本発明の第２の実施例である半導体装置の製造方法を示す。以下の説明においては、Ｎチャネル型ＭＯＳトランジスタを例に説明を行う。
Ｐ型半導体基板１１上に犠牲酸化膜２２を形成し、犠牲酸化膜２２上に窒化膜２１を形成し、所望の領域が開口するように窒化膜２１をパターニングした後、開口した領域のＰ型半導体基板１１の表面領域にイオン注入法を用いて第１のオフセット拡散層３２を形成する。
窒化膜２１のパターニングにおいては、窒化膜２１上にフォトレジストを一様に塗布し、フォトリソ法を用いて所望の領域が開口するようにフォトレジストを開口し、パターニングされたフォトレジストをマスクとして、例えばフッ素系ガスを用いてドライエッチングにて行う。また、第１のオフセット拡散層３２をイオン注入法において形成する際に、マスクは窒化膜エッチングに使用したマスクを用い、第１のオフセット拡散層３２の最終的な不純物濃度が1×1016atom/cm3〜1×1018atom/cm3程度の不純物濃度となるようにする。導入する不純物としてはリンを使用する。注入エネルギーは、導入する不純物量にもよるが最終的な第１のオフセット拡散層３２の半導体基板表面からの深さ方向の拡散距離が0.3um以上となるように設定する。
次に所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法を用いて第１のオフセット拡散層３２内に第２のオフセット拡散３３を形成し、図３(a)の構造を得る。第２のオフセット拡散層３３をイオン注入法において形成する際に、第２のオフセット拡散層３３の最終的な不純物濃度は1×1016atom/cm3〜1×1018atom/cm3程度の不純物濃度の範囲で第１のオフセット拡散層３２よりも濃くなるようにする。導入する不純物としてはリンを使用する。注入エネルギーは、最終的な第２のオフセット拡散層３３の半導体基板表面からの深さ方向の拡散距離が、最終的な第１のオフセット拡散層３２の半導体基板表面からの深さ方向の拡散距離よりも深くなるように設定する。例えば、第１のオフセット拡散層３２の注入エネルギーが９０ｋｅＶとした場合、第２のオフセット拡散層３３の注入エネルギーは１８０ｋｅＶとする。第２のオフセット拡散層３３は、ドレイン拡散層３４が後で形成される領域をカバーするように形成する。その際に、チャネル端から第２のオフセット拡散層３３までの第１のオフセット拡散層３２の幅は、最終的に得るＭＯＳトランジスタの耐圧や電気特性によって最適化し、ドレイン拡散層３４端からの第１のオフセット拡散層３３と第２のオフセット拡散層３４のオーバーラップ幅は、ドレイン拡散層３４下部における電界集中が緩和されるように最適化する。
次に窒化膜２１をマスクとして、例えばウェットＯ２雰囲気中にて熱酸化処理を行い、図３(b)に示す600nm〜800nm程度のＬＯＣＯＳ酸化膜２３を形成する。そして、窒化膜２１および犠牲酸化膜２２を除去し、ゲート酸化膜２４を例えばウェットＯ２雰囲気中で熱酸化によって形成する。そして、ゲート酸化膜２４上に例えば化学気相成長法によって膜厚200nm〜400nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコン膜に拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコンをパターニングし、所望の位置にゲート電極２５を形成し、図３(c)に示す構造を得る。
次に、所望の領域が開口するようにパターニングしたフォトレジストを用いて、例えばフッ素系ガスを用いてＬＯＣＯＳ酸化膜２３をドライエッチングする。この時、エッチングされることによって現れる半導体基板表面の表面幅が狭く、ＬＯＣＯＳ酸化膜が厚くアスペクト比が大きくなることが懸念される場合は、ＬＯＣＯＳ酸化膜のエッチングを一回目に等方性であるウェットエッチングを行い、２回目に異方性のドライエッチングを行うなどの２段階エッチングを行うことで緩和することができる。
次に、ＬＯＣＯＳ酸化膜２３が除去されたドレイン拡散層となる領域およびソース拡散層となる領域など所望の領域が開口するようにパターニングしたフォトレジストをマスクとして、イオン注入法を用いてドレイン拡散層３４およびソース拡散層３５を形成することで図３(d)に示す構造を得る。この時、ドレイン拡散層３４およびソース拡散層３５を形成する際のイオン注入法では、導入する不純物は砒素を使用し、ドレイン拡散層３４およびソース拡散層３５の最終的な表面不純物濃度が1×1019atom/cm3以上となるようにする。導入する不純物はリンもしくは砒素を用いる。注入エネルギーは、ドレイン拡散層３４およびソース拡散層３５の半導体基板表面からの深さ方向の拡散距離が0.2um程度となるように設定する。
以上により、図４に示すようにＬＯＣＯＳオフセットＭＯＳトランジスタのＬＯＣＯＳ酸化膜２３の一部をエッチングした領域にドレイン拡散層３４を形成することにより、第１のオフセット拡散層３２および第２のオフセット拡散層３３によってドレイン拡散層３４下部の電界集中が発生する領域がカバーされた５０Ｖ以上の電圧下においても保証しうるＭＯＳトランジスタを含む半導体装置を提供することが可能となる。
第１の実施例における図２に示すＬＯＣＯＳオフセットＭＯＳトランジスタ構造においては、オフセット拡散層３１のみでゲート電極２５とオフセット拡散層３１間にかかる電界およびオフセット拡散層３１とドレイン拡散層３４下部間の電界集中を緩和させる構造となっている。前者の電界を緩和するにはオフセット拡散層３１の濃度を低くする必要があり、後者の電界集中を緩和するにはオフセット拡散層３１の濃度を濃くする必要がある。両者はトレードオフの関係にあり、図２に示す構造では両者を満たすことが困難な場合がある。特にアナログ素子として使用する場合においては、チャネルおよびオフセット拡散層間で発生するインパクトイオン化現象の発生を抑えつつ、ドレイン拡散層下部の電界集中を抑え、ドレイン耐圧を確保しなければならないため、上記の問題が顕著と成る。
そこで、第２の実施例の図４に示すように、オフセット拡散層を、第１のオフセット拡散層３２と第２のオフセット拡散層３３の２重拡散層とすることで、第１のオフセット拡散層３２の条件によって、ゲート電極２５と第１のオフセット拡散層３２にかかる電界の緩和を行い、チャネル端におけるドレイン耐圧の上昇およびインパクトイオン化現象の抑制が可能となり、ドレイン拡散層３４下部における電界集中は第２のオフセット拡散層３３の条件によって緩和させることが可能となるため、所望の高電圧帯に対するデバイス設計の自由度が高い構造となる。
上記においては、Ｎチャネル型ＭＯＳトランジスタを用いて詳細な説明を行っているが、Ｐチャネル型ＭＯＳトランジスタにも適用することは可能であることは言うまでもない。ＭＯＳトランジスタの動作方法として、ソース電極とドレイン電極が入れ替わるような状況において使用する場合には、ソース電極およびドレイン電極の両者において高耐圧を保証しなければならないが、そのような場合でもソース拡散層およびドレイン拡散層に本発明の構造を用いることで耐圧が保証できる。また、本説明では半導体基板上にＭＯＳトランジスタを作成した例を挙げているが、Ｐ型の深い拡散層、所謂ウェル拡散層上に形成されたＭＯＳトランジスタにも適用可能である。さらに、従来のＬＯＣＯＳオフセットＭＯＳトランジスタとチャネル端におけるドレイン構造は変わらないため、従来構造と比較してＭＯＳトランジスタ特性を劣化させることはない。
１１ Ｐ型半導体基板
２１ 窒化膜
２２ 犠牲酸化膜
２３ ＬＯＣＯＳ酸化膜
２４ ゲート酸化膜
２５ ゲート電極
３１ オフセット拡散層
３２ 第１のオフセット拡散層
３３ 第２のオフセット拡散層
３４ ドレイン拡散層
３５ ソース拡散層

Claims (8)

  1. 第１導電型の半導体基板の表面に形成されたゲート酸化膜上にゲート電極が形成されており、前記ゲート電極の両側もしくは片側の前記半導体基板表面にＬＯＣＯＳ酸化膜および第２導電型の第１のオフセット拡散層を有し、前記ＬＯＣＯＳ酸化膜の端ではない一部の領域の酸化膜が除去され、酸化膜が除去された領域の前記第１のオフセット拡散層内に第２導電型のソース拡散層およびドレイン拡散層、もしくはドレイン拡散層のみが形成されたＭＯＳトランジスタを含む半導体装置。
  2. 前記ソース拡散層および前記ドレイン拡散層、もしくは前記ドレイン拡散層のみの周辺に第２導電型の第２のオフセット拡散層を有するＭＯＳトランジスタを含む請求項１記載の半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板の表面に配置されたゲート酸化膜と、
    前記ゲート酸化膜に連続して配置されたＬＯＣＯＳ酸化膜と、
    前記ゲート酸化膜の上面から前記ＬＯＣＯＳ酸化膜の上面にかけて連続して配置されたゲート電極と、
    前記ゲート電極の一方の端側であって、前記ＬＯＣＯＳ酸化膜の下となる前記半導体基板の表面近傍に配置された第２導電型の第１のオフセット拡散層と、
    前記ＬＯＣＯＳ酸化膜の一部がエッチング除去された、前記第１のオフセット拡散層の一部である領域に、前記オフセット拡散層よりも浅く配置されたドレイン領域と、
    前記ゲート電極の他方の端側に配置された第２導電型のソース領域と、
    を有する半導体装置。
  4. 平面的には前記第１のオフセット拡散層の内側の領域で、かつ、前記ドレイン領域よりも広くかつ深く配置された、前記第１のオフセット拡散層よりも高い不純物濃度を有する第２導電型の第２のオフセット拡散層をさらに有する請求項３記載の半導体装置。
  5. 第１導電型の半導体基板上に犠牲酸化膜を形成する工程と
    前記犠牲酸化膜上に窒化膜を形成する工程と、
    フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
    第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型のオフセット拡散層を形成する工程と、
    前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
    前記窒化膜および前記犠牲酸化膜を除去する工程と、
    前記半導体基板表面に前記ＬＯＣＯＳ酸化膜に連続してゲート酸化膜を形成する工程と、
    多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって、前記ゲート酸化膜の上面から前記ＬＯＣＯＳ酸化膜の上面にかけて連続して配置されるよう多結晶シリコン膜をエッチングする工程と、
    フォトレジストを用いたパターンによってドレイン拡散層が形成される領域の前記ＬＯＣＯＳ酸化膜をエッチングする工程と、
    前記ＬＯＣＯＳ酸化膜が除去された領域にイオン注入法を用いて第２導電型のドレイン拡散層を形成する工程と、
    第２導電型のソース拡散層を形成する工程と、
    を有する半導体装置の製造方法。
  6. 第１導電型の半導体基板上に犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜上に窒化膜を形成する工程と、
    フォトレジストを用いたパターンを用いて所望の領域のみ前記窒化膜をエッチングする工程と、
    第１のオフセット拡散層となる領域のみにイオン注入法を用いて第２導電型の第１のオフセット拡散層を形成する工程と、
    イオン注入法を用いて、平面的には前記第１のオフセット拡散層の内側の領域で、かつ、後で形成されるドレイン領域よりも広くかつ深く配置された、前記第１のオフセット拡散層よりも高い不純物濃度を有する第２導電型の第２のオフセット拡散層を形成する工程と、
    前記窒化膜がエッチングされた領域にＬＯＣＯＳ酸化膜を形成する工程と、
    前記窒化膜および前記犠牲酸化膜を除去する工程と、
    前記半導体基板表面に前記ＬＯＣＯＳ酸化膜に連続してゲート酸化膜を形成する工程と、
    多結晶シリコン膜を形成し、フォトレジストを用いたパターンによって、前記ゲート酸化膜の上面から前記ＬＯＣＯＳ酸化膜の上面にかけて連続して配置されるよう多結晶シリコン膜をエッチングする工程と、
    フォトレジストを用いたパターンによってドレイン拡散層が形成される領域の前記ＬＯＣＯＳ酸化膜をエッチングする工程と、
    前記ＬＯＣＯＳ酸化膜が除去された領域にイオン注入法を用いて第２導電型のドレイン拡散層を形成する工程と、
    第２導電型のソース拡散層を形成する工程と、
    を有する半導体装置の製造方法。
  7. 前記ソース拡散層は前記ドレイン拡散層と同じ工程により形成される請求項５あるいは６に記載の半導体装置の製造方法。
  8. 前記ソース拡散層を形成する工程は前記ドレイン拡散層を形成する工程と同時に実施される請求項５あるいは６に記載の半導体装置の製造方法。
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