JP6723775B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置に関し、特に高耐圧仕様の半導体装置の構造に関する。
高耐圧の半導体装置において、近年では面積縮小が進み実使用電圧と耐圧のマージンが減少している。特に、ゲートが常時オフするように配置されるオフトランジスタのようなＥＳＤの保護素子の耐圧は、最大動作電圧よりも高く内部素子の耐圧よりも低く設定される必要があるが、マージンの減少と共に所望の耐圧を実現することが難しくなっている。
また、信頼性を担保するためには高いＥＳＤ耐性を備えること、すなわち、抵抗が低く多量の電流を流しても破壊しないことも必要である。高いＥＳＤ耐性を得るためにトランジスタのチャネル幅となるＷ長を大きくすることは、容易にとることのできる対策のひとつであるが、面積が増大してしまい、コストアップの要因となる側面があった。
このような改善策の１例を図９に示す。本例においては、Ｐ型基板１００とドレインの低濃度拡散層１０１からなる耐圧を決めるドレイン側のＰ／Ｎ接合の付近の不純物濃度を薄くし、ドレイン拡散層１０７付近の不純物濃度を濃くするために、トランジスタのドレイン拡散層１０７の周りに第２導電型中濃度拡散層１０２を設け、二重の拡散領域を配置することで高耐圧、かつ、低オン抵抗になるように工夫している（例えば、特許文献１参照）。
一般に、濃い拡散層をチャネル近くに配置するとチャネル端での電界が大きくなり耐圧が落ちるため、高耐圧化のためには濃い拡散層をチャネルから離して配置する必要がある。これは、トランジスタのソースとドレインを結ぶＬ方向の長さが大きくなるため、結果として面積が増大してしまう。
特開２００７−２６６４７３号公報
改善策の１例として挙げた二重の拡散層を持つトランジスタをオフトランジスタとして使用する場合、所望の耐圧範囲になるように拡散層の構造を調整する必要がある。耐圧に影響を及ぼすのはチャネルと濃い拡散層の距離や、濃い拡散層のチャネル方向の端からコンタクトまでの距離であるが、拡散層の構造やプロセスの小さな変化に対して耐圧がセンシティブに変化してしまうためにマージンを持って内部素子を守ることができる素子を作るのが難しいという問題点を有していた。
そこで、本発明は、チャネル幅を増加させずに十分な耐圧とＥＳＤ耐性を有する半導体装置を提供することを課題とする。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
第１導電型半導体基板と、前記基板上にゲート酸化膜を介し設けられたゲート電極と、前記ゲート電極の両側の前記基板上に設けられた第２導電型のソース拡散層とドレイン拡散層と、前記ドレイン拡散層を覆うように前記ゲート酸化膜下に達する電界緩和用の第２導電型低濃度拡散層が形成された半導体装置において、前記電界緩和用の第２導電型低濃度拡散層の中に第２導電型中濃度拡散層を配置し、さらに、熱処理を極力抑えることにより高濃度かつ構造のばらつきの少ない第２導電型高濃度拡散層を前記第２導電型中濃度拡散層の中に配置したことを特徴とする半導体装置とした。
上記手段を用いることにより、チャネルからドレイン拡散層に向かって段階的に濃度勾配をつけることが可能であるため従来技術よりチャネル付近の不純物濃度を薄く、ドレイン拡散層付近の不純物濃度を濃くすることができる。従って、チャネル付近の電界を緩和させて高耐圧化し、ドレイン拡散層付近の抵抗を下げて高いＥＳＤ耐性を実現することができる。
また、不純物濃度の高い領域がドレイン拡散層付近に集中しており耐圧に余裕ができるため、電界緩和層のＬ長方向を短くすることができる。あわせて、ドレイン付近の低抵抗化に伴いＥＳＤ耐性に余裕ができるため、従来大きくする必要があったトランジスタのチャネル幅であるＷ方向を縮めることが可能である。従って、トランジスタの面積を縮小することが可能である。
更に、電界緩和用の第２導電型高濃度拡散層は熱処理が少ないので拡散による構造のばらつきを抑えることができ、耐圧にマージンを持ったオフトランジスタの設計が可能である。
本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。 本発明の半導体装置の第２の実施例であるＰ型ＭＯＳトランジスタを示す模式的断面図である。 本発明の半導体装置の第３の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。 本発明の半導体装置の第４の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。 （ａ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの製造過程を示す模式的断面図である。（ｂ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図５（ａ）に続く製造過程を示す模式的断面図である。 （ａ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図５（ｂ）に続く製造過程を示す模式的断面図である。（ｂ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図６（ａ）に続く製造過程を示す模式的断面図である。 （ａ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図６（ｂ）に続く製造過程を示す模式的断面図である。（ｂ）は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図７（ａ）に続く製造過程を示す模式的断面図である。 本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタの図７（ｂ）に続く製造過程を示す模式的断面図である。 従来の方法で製造されているＮ型ＭＯＳトランジスタの例を示す模式的断面図である。
以下では発明を実施するための形態を実施例により図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。
第１の実施例のＮ型ＭＯＳトランジスタは、第１導電型半導体基板１００と、半導体基板１００上にゲート酸化膜（図示せず）を介し配置されたゲート電極１０５と、ゲート電極の両側の半導体基板上に配置された第２導電型のソース拡散層１０６およびＬＯＣＯＳ酸化膜１０４を介して配置されたドレイン拡散層１０７と、ドレイン拡散層１０７を覆うようにゲート酸化膜下に達するように配置された電界緩和用の第２導電型低濃度拡散層１０１と、第２導電型低濃度拡散層１０１の中に配置された電界緩和用の第２導電型中濃度拡散層１０２と、第２導電型中濃度拡散層１０２の中に配置された電界緩和用の第２導電型高濃度拡散層１０３と、で構成されている。ソース拡散層１０６およびドレイン拡散層１０７は高濃度に不純物が拡散された領域であり、通常配線が接続される領域として使用される。
図中に用いられている、Ｎ−−、Ｎ−、Ｎ±、Ｎ＋およびＰ−−、Ｐ−、Ｐ±、Ｐ＋の記号は拡散されている不純物の相対的な濃度の大小を表している。即ち、Ｎ型の不純物の濃度は、Ｎ−−、Ｎ−、Ｎ±、Ｎ＋の順で高くなり、Ｐ型の不純物の濃度は、Ｐ−−、Ｐ−、Ｐ±、Ｐ＋の順で高くなる。
上記構造とすることによりことにより、チャネルからドレイン拡散層に向かって段階的に濃度勾配をつけることが可能であるため従来技術よりチャネル付近の不純物濃度を薄く、ドレイン拡散層付近の不純物濃度を濃くすることができる。従って、チャネル付近の電界を緩和させて高耐圧化し、ドレイン拡散層付近の抵抗を下げて高いＥＳＤ耐性を実現することができる。
また、不純物濃度の高い領域がドレイン拡散層付近に集中しており耐圧に余裕ができるため、電界緩和層のＬ長方向を短くすることができる。あわせて、ドレイン付近の低抵抗化に伴いＥＳＤ耐性に余裕ができるため、従来大きくする必要があったトランジスタのチャネル幅であるＷ方向を縮めることが可能である。従って、トランジスタの面積を縮小することが可能である。
次に、第１の実施例であるＮ型ＭＯＳトランジスタの製造方法について説明する。図５(a)から図８は第１の実施例であるＮ型ＭＯＳトランジスタの製造工程を示す模式的断面図である。
まず、図５(a)のように、例えばＰ型の半導体基板１００上に形成したレジスト膜１０８をマスクにしてＮ型不純物をイオン注入してＮ型領域１０１Ａを形成する。
続いて、レジスト膜１０８を除去した後に、図５(b)のようにＮ型領域１０１Ａの内側が開口するようにレジスト膜１０８をつけ、それをマスクにしてＮ型不純物をイオン注入してＮ型領域１０２Ａを形成する。
続いて、レジスト膜を除去した後に、Ｎ型領域１０１ＡとＮ型領域１０２Ａを拡散させることにより、図６(a)のようにＮ型低濃度拡散層１０１とＮ型中濃度拡散層１０２を形成する。
続いて、図６(b)のように、Ｎ型中濃度拡散層１０２の内側が開口するようにレジスト膜１０８をつけ、それをマスクにしてＮ型不純物をイオン注入してＮ型高濃度拡散層１０３を形成する。Ｎ型低濃度拡散層１０１、Ｎ型中濃度拡散層１０２は他にもウェルとして利用されるので、広範囲に拡散して濃度も薄くなっている。それに対してＮ型高濃度拡散層１０３はウェルの拡散のための高温、長時間の熱処理を加えないため、熱処理によるばらつきを少なくして、高濃度に拡散層を形成することが可能である。このＮ型高濃度拡散層１０３とチャネルとの距離およびＮ型高濃度拡散層１０３の端からドレイン拡散層１０７にあるコンタクトまでの距離によってＭＯＳトランジスタの耐圧が大きく変化するため、構造のばらつきが少ないＮ型高濃度拡散層１０３を配置することは内部素子との耐圧マージンの少ないオフトランジスタを製造する際に特に有効である。
続いて、レジスト膜を除去した後に、ソース、ドレイン拡散層およびチャネルとなる部分に酸化防止膜である窒化膜を形成してから基板表面を酸化することにより、図７(a)のようにＬＯＣＯＳ酸化膜１０４を形成する。
続いて、ゲート酸化膜（図示せず）を形成した後、図７(b)のようにチャネルとなる部分およびチャネルに接するＬＯＣＯＳ酸化膜にオーバーラップするようにゲート電極１０５を形成する。
続いて、図８のように、ＬＯＣＯＳ酸化膜１０４とゲート電極１０５をマスクとして利用してソース拡散層１０６、ドレイン拡散層１０７を形成する。
以下、図示した説明は省略するが、ゲート電極１０５、ソース拡散層１０６、ドレイン拡散層１０７に層間絶縁膜を通してコンタクトを形成し、メタル配線、パッシベーション膜を形成することで半導体装置を完成させる。
上記説明した製造工程から明らかなように、電界緩和用の第２導電型高濃度拡散層は熱処理が少ないので拡散による構造のばらつきを抑えることができ、耐圧にマージンを持ったオフトランジスタの設計が可能である。
図２は、本発明の半導体装置の第２の実施例であるＰ型ＭＯＳトランジスタを示す模式的断面図である。実施例１の基板と拡散される不純物の極性を反転させることにより製造する。
Ｐ型ＭＯＳトランジスタは、第２導電型半導体基板２００と、半導体基板２００上にゲート酸化膜（図示せず）を介し配置されたゲート電極１０５と、ゲート電極の両側の半導体基板上に配置された第１導電型のソース拡散層２０６およびＬＯＣＯＳ酸化膜１０４を介して配置されたドレイン拡散層２０７と、ドレイン拡散層２０７を覆うようにゲート酸化膜下に達するように配置された電界緩和用の第１導電型低濃度拡散層２０１と、第１導電型低濃度拡散層２０１の中に配置された電界緩和用の第１導電型中濃度拡散層２０２と、第１導電型中濃度拡散層２０２の中に配置された電界緩和用の第１導電型高濃度拡散層２０３と、で構成されている。
図３は本発明の半導体装置の第３の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。実施例１のドレイン拡散層側にある第２導電型の不純物拡散層およびＬＯＣＯＳ酸化膜をソース拡散層側にも形成することにより作成する。
この作成法を用いれば、素子面積は増加するものの、ソースとドレインの電位を反転させても実施例１と同じように働く半導体装置を得ることができる。
図４は、本発明の半導体装置の第４の実施例であるＮ型ＭＯＳトランジスタを示す模式的断面図である。
第４の実施例のＮ型ＭＯＳトランジスタは、第１導電型半導体基板１００と、基板１００上にゲート酸化膜（図示せず）を介し配置されたゲート電極１０５と、ゲート電極の両側の基板上に配置された第２導電型のソース拡散層１０６およびＬＯＣＯＳ酸化膜１０４を介して配置されたドレイン拡散層１０７と、ドレイン拡散層１０７に接し、ゲート酸化膜下に達する電界緩和用の第２導電型低濃度拡散層３０１と、ドレイン拡散層１０７とチャネルの間からドレイン拡散層１０７を覆うように配置された第２導電型中濃度拡散層１０２と、第２導電型中濃度拡散層１０２の中に配置された第２導電型高濃度拡散層１０３で構成されている。
この第２導電型低濃度拡散層３０１は、ＬＯＣＯＳ酸化膜形成時にソース、ドレイン領域およびチャネルに酸化防止膜として配置してある窒化膜をマスクとして、ＬＯＣＯＳ酸化膜下にのみ不純物を入れることにより製造する。
上記の製造方法においては低濃度拡散層の形成には窒化膜をマスクとして用いるので、実施例１において用いている第２導電型低濃度拡散層１０１を形成する際に必要となるマスクを削減することが可能である。
１００ Ｐ型半導体基板
１０１ 第２導電型低濃度拡散層
１０２ 第２導電型中濃度拡散層
１０３ 第２導電型高濃度拡散層
１０４ ＬＯＣＯＳ酸化膜
１０５ ゲート電極
１０６ ソース拡散層
１０７ ドレイン拡散層
１０８ レジスト膜
１０１Ａ 拡散させる前の第２導電型低濃度拡散層
１０２Ａ 拡散させる前の第２導電型中濃度拡散層
２００ Ｎ型半導体基板（Ｎｓｕｂ）
２０１ 第１導電型低濃度拡散層
２０２ 第１導電型中濃度拡散層
２０３ 第１導電型高濃度拡散層
３０１ ＬＯＣＯＳ酸化膜下のみに形成した第２導電型低濃度拡散層

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板上にゲート酸化膜を介し設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板上に設けられた第２導電型のソース拡散層とドレイン拡散層と、
    前記ドレイン拡散層を覆うように配置された、前記ゲート酸化膜下に達する電界緩和用の第２導電型低濃度拡散層と、
    前記電界緩和用の第２導電型低濃度拡散層の中に、前記半導体基板の表面において、前記電界緩和用の第２導電型低濃度拡散層の境界から前記ドレイン拡散層に向かう方向に離れて配置された第２導電型中濃度拡散層と、
    前記第２導電型中濃度拡散層の中に、前記半導体基板の表面において、前記第２導電型中濃度拡散層の境界から前記ドレイン拡散層に向かう方向に離れて配置された第２導電型高濃度拡散層と、
    を有する半導体装置。
  2. 前記第２導電型高濃度拡散層は、前記第２導電型低濃度拡散層および前記第２導電型中濃度拡散層に比べ、高濃度かつばらつきの少ない拡散層である請求項１記載の半導体装置。
  3. 前記ソース拡散層を覆うように配置された、前記ゲート酸化膜下に達する電界緩和用の第２の第２導電型低濃度拡散層と、
    前記電界緩和用の第２の第２導電型低濃度拡散層の中に配置された第２の第２導電型中濃度拡散層と、
    前記第２の第２導電型中濃度拡散層の中に配置された第２の第２導電型高濃度拡散層と、
    をさらに有する請求項１または２記載の半導体装置。
  4. 第１導電型半導体基板と、
    前記基板上にゲート酸化膜を介し設けられたゲート電極と、
    前記ゲート電極の両側の前記基板上に設けられた第２導電型のソース拡散層およびＬＯＣＯＳ酸化膜を介して設けられたドレイン拡散層と、
    前記ドレイン拡散層を覆うように配置された、前記ゲート酸化膜下に達する電界緩和用の第２導電型低濃度拡散層と、
    前記電界緩和用の第２導電型低濃度拡散層の中に、前記ＬＯＣＯＳ酸化膜の直下において、前記電界緩和用の第２導電型低濃度拡散層の境界から前記ドレイン拡散層に向かう方向に離れて配置された第２導電型中濃度拡散層と、
    前記第２導電型中濃度拡散層の中に、前記ＬＯＣＯＳ酸化膜の直下において、前記第２導電型中濃度拡散層の境界から前記ドレイン拡散層に向かう方向に離れて配置された第２導電型高濃度拡散層と、
    を有する半導体装置。
  5. 前記電界緩和用の第２導電型低濃度拡散層は、前記ＬＯＣＯＳ酸化膜の下にのみ配置されている請求項４記載の半導体装置。
  6. 第１導電型の半導体基板と、前記半導体基板上にゲート酸化膜を介し設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板上に設けられた第２導電型のソース拡散層とドレイン拡散層と、前記ドレイン拡散層を覆うように配置された、前記ゲート酸化膜下に達する電界緩和用の第２導電型低濃度拡散層と、前記電界緩和用の第２導電型低濃度拡散層の中に配置された第２導電型中濃度拡散層と、前記第２導電型中濃度拡散層の中に配置された第２導電型高濃度拡散層と、を有する半導体装置の製造方法であって、
    前記第２導電型低濃度拡散層となる領域をイオン注入により形成する工程と、
    前記第２導電型低濃度拡散層となる領域の内側に、前記半導体基板の表面において、前記第２導電型低濃度拡散層となる領域の境界から前記ドレイン拡散層に向かう方向に離れて、前記第２導電型中濃度拡散層となる領域をイオン注入により形成する工程と、
    前記第２導電型低濃度拡散層および前記第２導電型中濃度拡散層を熱拡散により形成する工程と、
    前記第２導電型中濃度拡散層の内側に、前記半導体基板の表面に置いて、前記第２導電型中濃度拡散層の境界から前記ドレイン拡散層に向かう方向に離れて、前記第２導電型高濃度拡散層をイオン注入により形成する工程と、
    前記第２導電型高濃度拡散層をイオン注入により形成した後に、前記第２導電型低濃度拡散層、前記第２導電型中濃度拡散層、及び前記第２導電型高濃度拡散層の上にＬＯＣＯＳ酸化膜を形成する工程と、
    を有する半導体装置の製造方法。
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