JP2015032767A - 半導体装置 - Google Patents
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Abstract
Description
<関連技術における静電保護素子>
図1は、関連技術1における静電保護素子ESD1の回路構成例を示す回路図である。図1に示すように、電源電位(Vdd)が印加される電源端子TE1と、基準電位(GND電位)が印加されるグランド端子TE2の間に静電保護素子ESD1が設けられている。これにより、電源端子TE1とグランド端子TE2の間に大きな静電気ノイズが印加された場合であっても、電源端子TE1とグランド端子TE2の間に接続されている内部回路素子(図示せず)を保護することができる。同様に、静電保護素子ESD1は、出力端子TE3とグランド端子TE2の間にも設けることができる。この場合、静電保護素子ESD1は、出力端子TE3とグランド端子TE2の間に接続されている出力トランジスタである電界効果トランジスタQ1と並列に接続されることになる。したがって、例えば、出力端子TE3とグランド端子TE2の間に静電気ノイズが加わった場合であっても、静電保護素子ESD1によって、静電保護素子ESD1と並列接続されている電界効果トランジスタQ1を保護することができる。
図6は、本実施の形態1における静電保護素子ESDの回路構成例を示す回路図である。図6に示すように、電源電位(Vdd)が印加される電源端子TE1と、基準電位(GND電位)が印加されるグランド端子TE2の間に静電保護素子ESDが設けられている。同様に、静電保護素子ESDは、出力端子TE3とグランド端子TE2の間にも設けることができる。この場合、静電保護素子ESDは、出力端子TE3とグランド端子TE2の間に接続されている出力トランジスタである電界効果トランジスタQ1と並列に接続されることになる。
次に、本実施の形態1における基本思想を具現化した静電保護素子ESDの構成について説明する。図8は、本実施の形態1における静電保護素子ESDの平面レイアウト構成を示す図である。図8において、本実施の形態1における静電保護素子ESDは、半導体基板上に互いに並行してy方向に延在する一対のフィールド絶縁領域STIを有し、一対のフィールド絶縁領域STIに挟まれるように、y方向に延在する高濃度ドレイン領域DR3が配置されている。そして、例えば、図8に示すように、一対のフィールド絶縁領域STIのうちの左側のフィールド絶縁領域STIの一部と重なるようにゲート電極GEが形成されており、このゲート電極GEは、y方向に延在している。
まず、図9において、例えば、静電保護素子ESDのカソード端子CTEとして機能するソース端子SEを電源電位側に接続し、静電保護素子ESDのアノード端子ANEとして機能するドレイン端子DEをグランド電位側に接続する。この場合、静電保護素子ESDに含まれるダイオードが電源電位とグランド電位の間に逆方向接続されることになるから、通常状態では、ダイオードを含む静電保護素子ESDには電流が流れない。
本実施の形態1における静電保護素子ESDでは、オン動作する半導体素子が、サイリスタやnpnバイポーラトランジスタではなく、pnpバイポーラトランジスタから構成されている。この場合、pnpバイポーラトランジスタでは、スナップバックによる電圧降下が、サイリスタやnpnバイポーラトランジスタよりも小さくなる。この結果、図7に示すように、ホールド電圧Vholdは、電源電圧Vddやインダクタンスの逆起電力による電圧VLを下回ることを防止できる。これにより、本実施の形態1における静電保護素子ESDによれば、スナップバックによる電圧降下が生じても、pnpバイポーラトランジスタを使用することにより、電圧降下の絶対値は小さな範囲に限定されることから、インダクタンスを含む回路に問題なく使用できる利点を維持できる。
次に、本実施の形態1における静電保護素子を含む半導体装置の製造方法について、図面を参照しながら説明する。
前記実施の形態1では、例えば、図8に示すように、複数のソース単位領域SURが、ゲート電極GEの延在するy方向に所定間隔で配置され、かつ、所定間隔を有する複数の隙間のそれぞれにn型給電領域NRが配置されている静電保護素子ESDの構成例について説明した。本実施の形態2では、例えば、図18に示すように、ソース領域SRが、ゲート電極GEの延在方向に延在しており、ソース領域SRの延在方向における両端部に、一対のn型給電領域NRが配置されている例について説明する。
本実施の形態2における静電保護素子ESDの構成は、前記実施の形態1における静電保護素子ESDの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
本実施の形態2では、例えば、図18に示すように、n型給電領域NRをソース領域SRのy方向の両端部にだけ配置している。これにより、本実施の形態2における静電保護素子ESDによれば、以下に示す効果を得ることができる。
本実施の形態3では、高濃度ドレイン領域DR3がフィールド絶縁領域STIと接触していない構成例について説明する。
本実施の形態3における静電保護素子ESDの構成は、前記実施の形態1における静電保護素子ESDの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
本実施の形態3では、例えば、図21および図22に示すように、高濃度ドレイン領域DR3がフィールド絶縁領域STIに接触していない。これにより、本実施の形態3における静電保護素子ESDによれば、以下に示す効果を得ることができる。
本実施の形態3における静電保護素子を含む半導体装置の製造方法は、前記実施の形態1とほぼ同様である。相違する点は、図24に示すように、フィールド絶縁領域STIから離間するように高濃度ドレイン領域DR3を形成する点である。したがって、本実施の形態3においても、基本的に、図11〜図16および図24に示す工程を経ることにより、本実施の形態3における静電保護素子を含む半導体装置を製造することができる。
本実施の形態4では、前記実施の形態2における静電保護素子ESDと前記実施の形態3における静電保護素子ESDを組み合わせた例について説明する。
本実施の形態4における静電保護素子ESDの構成は、前記実施の形態1における静電保護素子ESDの構成とほぼ同様の構成をしているため、相違点を中心に説明する。
上述した第1特徴点は、ソース領域SRおよびn型給電領域NRのレイアウト構成を工夫することにより、pn接合ダイオードに寄生的に存在するpnpバイポーラトランジスタの性能向上を図る技術的思想である。一方、上述した第2特徴点は、高濃度ドレイン領域DR3の配置を工夫することにより、静電保護素子ESDの発熱抑制を図る技術的思想である。これら2つの技術的思想は、互いにトレードオフの関係にはない独立した思想であるため、本実施の形態4のように、第1特徴点と第2特徴点を組み合わせることによる相乗効果によって、さらなる静電保護素子ESDのESD耐量を向上することができる。
本実施の形態4における静電保護素子を含む半導体装置の製造方法は、前記実施の形態1とほぼ同様である。相違する点は、ソース領域SRとn型給電領域NRのパターニングを変更して導電型不純物のイオン注入を行なう点と、図24に示すように、フィールド絶縁領域STIから離間するように高濃度ドレイン領域DR3を形成する点である。したがって、本実施の形態4においても、基本的に、図11〜図16および図24に示す工程を経ることにより、本実施の形態4における静電保護素子を含む半導体装置を製造することができる。
本実施の形態5では、例えば、3相モータの制御に使用されるインバータ回路に本発明に係る静電保護素子ESDを適用する例について説明する。
10A IGBT
10B IGBT
ANE アノード端子
BA 下アーム
BOX 埋め込み絶縁層
BVj アバランシェ耐圧
CTE カソード端子
DE ドレイン端子
DR1 低濃度ドレイン領域
DR2 中濃度ドレイン領域
DR3 高濃度ドレイン領域
ESD 静電保護素子
ESD1 静電保護素子
ESD2 静電保護素子
FWD1 フリーホイールダイオード
FWD2 フリーホイールダイオード
GE ゲート電極
GOX ゲート絶縁膜
IC1 ドライバ
IC2 ドライバ
L インダクタンス
MT 3相モータ
ND 接続ノード
NL n型半導体層
NR n型給電領域
NWL n型ウェル
PD1 パッド
PD2 パッド
Qn nチャネル型電界効果トランジスタ
Qp pチャネル型電界効果トランジスタ
Q1 電界効果トランジスタ
SE ソース端子
SR ソース領域
STI フィールド絶縁領域
SUR ソース単位領域
TE1 電源端子
TE2 グランド端子
TE3 出力端子
UA 上アーム
Vdd 電源電位
Vhold ホールド電圧
VL 電圧
Vt1 スナップバック電圧
Claims (15)
- (a)n型半導体層に形成されたp型半導体領域を有するソース領域、
(b)前記ソース領域と離間して前記n型半導体層に形成されたp型半導体領域を有するドレイン領域、
(c)前記n型半導体層に形成され、前記ソース領域と接触するn型半導体領域、
(d)前記n型半導体層上に形成されたゲート絶縁膜、
(e)前記ゲート絶縁膜上に形成されたゲート電極、
を備える静電保護素子を含む半導体装置であって、
前記ソース領域と前記n型半導体領域と前記ゲート電極は、電気的に接続されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記静電保護素子は、
(f1)前記n型半導体層と前記ドレイン領域によって形成され、前記n型半導体領域を介して前記n型半導体層と電気的に接続される前記ソース領域をカソード領域とし、前記ドレイン領域をアノード領域とするpn接合ダイオード、
(f2)前記ソース領域をエミッタ領域とし、前記n型半導体領域および前記n型半導体層をベース領域とし、かつ、前記ドレイン領域をコレクタ領域とするpnpバイポーラトランジスタ、
を有する、半導体装置。 - 請求項2に記載の半導体装置において、
前記静電保護素子は、前記pnpバイポーラトランジスタと前記pn接合ダイオードとを組み合わせた半導体素子として機能する、半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域は、複数のソース単位領域から構成されており、
前記複数のソース単位領域は、前記ゲート電極が延在する方向に所定間隔で配置され、
前記所定間隔を有する複数の隙間のそれぞれには、n型給電領域が配置され、
前記n型給電領域は、前記n型半導体領域と電気的に接続される、半導体装置。 - 請求項4に記載の半導体装置において、
前記n型給電領域の不純物濃度は、前記n型半導体領域の不純物濃度よりも高い、半導体装置。 - 請求項4に記載の半導体装置において、
前記n型給電領域は、前記n型半導体領域の一部を構成している、半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域は、前記ゲート電極の延在方向に延在しており、
前記ソース領域の前記延在方向における両端部には、一対のn型給電領域が配置され、
前記一対のn型給電領域は、前記n型半導体領域と電気的に接続される、半導体装置。 - 請求項7に記載の半導体装置において、
前記一対のn型給電領域は、前記n型半導体領域の一部を構成している、半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域と前記ドレイン領域の間の前記n型半導体層には、フィールド絶縁領域が形成されている、半導体装置。 - 請求項9に記載の半導体装置において、
前記ドレイン領域は、
(g1)第1不純物濃度の不純物領域、
(g2)前記不純物領域よりも不純物濃度が高く、かつ、前記不純物領域に内包される高濃度不純物領域、
を有する、半導体装置。 - 請求項10に記載の半導体装置において、
前記不純物領域は、前記フィールド絶縁領域と接触し、前記高濃度不純物領域は、前記フィールド絶縁領域と接触しない、半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域は、前記ゲート電極の延在方向に延在しており、
前記ソース領域の前記延在方向における両端部には、前記n型半導体領域の一部を構成する一対のn型給電領域が配置され、
前記ソース領域と前記ドレイン領域の間の前記n型半導体層には、フィールド絶縁領域が形成され、
前記ドレイン領域は、第1不純物濃度の不純物領域と、前記不純物領域よりも不純物濃度が高く、かつ、前記不純物領域に内包される高濃度不純物領域と、を有し、
前記不純物領域は、前記フィールド絶縁領域と接触し、前記高濃度不純物領域は、前記フィールド絶縁領域と接触しない、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体装置には、前記静電保護素子とともに、前記静電保護素子とは別機能を有する集積回路も形成されている、半導体装置。 - 請求項13に記載の半導体装置において、
前記集積回路は、前記静電保護素子と同一構造である半導体素子であって、前記ソース領域と前記ゲート電極が電気的に接続されていない構成により、前記静電保護素子とは機能の異なる前記半導体素子を含む、半導体装置。 - 請求項13に記載の半導体装置において、
前記集積回路は、インダクタンスを含む負荷を制御する回路を有する、半導体装置。
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