JP2013201286A - 半導体素子 - Google Patents

Abstract

【課題】スイッチングMOSFETと逆流防止用SBDを1チップで実現した半導体素子を提供すること。
【解決手段】第１導電型の半導体基板と、この半導体基板上に形成された第１導電型のドレイン層と、このドレイン層上の、前記第１導電型の半導体基板の終端を除く中央部に形成されたた第２導電型のベース層と、この第２導電型のベース層表面に第１絶縁膜を介して平行に形成された複数個の帯状のゲート電極と、これらのゲート電極の間の前記ベース層表面に選択的に形成された第１導電型のソース層と、このソース層に接触するとともに、前記複数個のゲート電極上に絶縁層を介して形成されたソース電極と、前記第１導電型の半導体基板の終端部において露出された前記第２導電型のベース層上に形成されたショットキー電極と、を具備することを特徴とする。
【選択図】図３

Description

本発明の実施形態は、例えば携帯電話の電池充電回路において用いられる半導体素子に関するものである。

今日一般に用いられている携帯電話用電池の定格は3.8V程度であり、この電池用の充電回路の電源電圧定格は5Vである。それゆえ、電源と電池を直接接続し電池を充電させると、電池に過電圧が印加され電池の故障原因となる。そこで、電源と電池の間にスイッチング用MOSFETを介して抵抗を挿入し電圧を５Vから３．８Ｖに低下させて供給している。しかし、抵抗だけではノイズ等により電池に印加される電圧が電池の定格電圧以下になった時に電流が電池から電源側に逆流する問題がある。このため電流逆流の防止策として、ショットキーバリアダイオード(SBD)をスイッチング用MOSFETドレイン-ソース間に直列に接続している。上記のような携帯電話の充電回路においては、スイッチング用MOSFETと逆流防止用SBDを1個ずつ1パッケージ(PKG)に搭載するとPKGが大きくなり充電回路の設計余地がなくなるとともに、コストも高くなる等の問題がある。

特開２００６−１５８０９５号公報

本実施形態の課題は、スイッチングMOSFETと逆流防止用SBDを1チップで実現した半導体素子を提供することにある。

実施形態に係る半導体素子は、第１導電型の半導体基板と、この半導体基板上に形成された第１導電型のドレイン層と、このドレイン層上の、前記第１導電型の半導体基板の半導体素子が形成される中央部に形成された第２導電型のベース層と、
この第２導電型のベース層表面に第１の絶縁膜を介して平行に形成された複数個の帯状のゲート電極と、これらのゲート電極の間の前記ベース層表面に選択的に形成された第１導電型のソース層と、このソース層に接触するとともに、前記複数個のゲート電極上に第２の絶縁膜を介して形成されたソース電極と、前記第１導電型の半導体基板の前記半導体素子が形成される中央部を除く終端部において露出された前記第２導電型のベース層上に形成されたショットキー電極と、を具備することを特徴とする。

実施形態に係る半導体素子が用いられる携帯電話の充電回路示す回路図である。 実施形態に係る半導体素子の上面図である。 図２の一点鎖線 A-A’に沿った断面図である。 本実施形態にかかる半導体素子の概略平面図である。 本実施形態に係る半導体素子の平面図である。 図５における一点鎖線Ａ−Ａ´およびＢ−Ｂ´に沿った断面図である。 図５における一点鎖線Ｃ−Ｃ´に沿った断面図である。 本実施形態に係る半導体素子の変形例を示す平面図であり、製造工程における途中段階における素子の平面構成を示す上面図である。

以下、実施形態に係る半導体素子につき、図面を用いて詳細に説明する。

図1に本実施形態に係る半導体素子が用いられる携帯電話の充電回路を示す。図1に示すように入力端子１１には、ＡＣアダプタ（図示せず。）からの５Ｖの直流電圧が供給され、この電圧は充電監視回路１２の充電電圧監視端子１２−１に供給されるとともに、その一部は分岐されてスイッチング用電界効果型トランジスタ（以下MOSFETという。）１３のソース端子１３−１に供給される。このMOSFET３のドレイン端子１３−２には、ショットキーバリヤダイオード（以下SBDという。）１４が直列に接続されている。すなわち、SBD１４のアノード電極側はMOSFET１３のドレイン端子１３−２に接続され、SBD１４のカソード電極側は電圧降下用の抵抗１５を介してバッテリー１６の陽極側に接続されている。このバッテリー１６は例えば定格が３．５Ｖのリチウムイオン電池であり、その陰極側は接地されている。

他方、MOSFET１３のゲート電極１３−３は、充電監視回路１２の充電電流制御端子１２−２に接続されている。また、バッテリー１６の陽極側は、充電監視回路１２の充電電流監視端子１２−３に接続されている。充電監視回路１２は、充電電流監視端子１２−３に供給される充電電流の一部を監視し、充電電流制御端子１２−２の制御電圧をMOSFET１３のゲート電極１３−３に与えて、被充電バッテリー６への充電電流が定格電流となるように制御する。

本実施形態の半導体素子は、上記のように、互いに直列に接続されたMOSFET１３とSBD１４とが、１チップ内に一体に製造されたものである。

図２は本実施形態に係る半導体素子の上面図である。図２から分かるように、本実施形態に係る半導体素子の特徴は四角形の半導体チップ２１のほぼ中央部にMOSFET領域２２が設けられ、その周囲にSBD領域２３が設けられており、1チップ内に図１に示したMOSFET１３とSBD１４が存在している。MOSFET領域２２の角部にはMOSFET１３のゲート電極１３−３に接続されたゲートパッド２２−１が配置され、また、SBD領域２３の角部にはSBD１４のカソード電極２３−１が配置されている。

図３は図２の一点鎖線 A-A’に沿った断面図である。すなわち、図３は図２のMOSFET領域２２の一部とSBD領域２３とを含む、半導体チップ２１の周縁部の断面を示している。同図において一点鎖線Ｄ−Ｄ´の左側は図２に示したMOSFET領域２２であり、右側はSBD領域２３である。これらの領域は共通のＰ型のＳｉ半導体基板３１上に形成されている。Ｐ型Ｓｉ半導体基板３１の上には低濃度のＰ型Ｓｉエピタキシャル層３２が形成されており、さらにその上にはＮ型のベース層３３が積層形成されている。Ｓｉエピタキシャル層３２はMOSFET１３のP型ドレイン層を形成する。

MOSFET領域２２内のMOSFET１３（図１）は、Ｎ型のベース層３３の表面部に形成されたＰ型ソース層３４と、その領域内においてＮ型のベース層３３を貫通しＰ型エピタキシャル層３２にまで到達する複数個のトレンチゲート３６と、Ｐ型Ｓｉ半導体基板３１とにより形成されている。ここで、MOSFET１３のソース電極３７は前記Ｐ型ソース層３４の表面にＰ型ソース層３４とオーミックコンタクトするアルミ等の金属材料により形成されており、この電極からはソース電極端子Ｓが導出されている。また、複数個のトレンチゲート３６内にはゲート電極となるＮ型不純物がイオン注入されたポリシリコン層３６−２が埋め込まれている。このポリシリコン層３６−２の表面は絶縁層３５によりソース電極３７とは絶縁されている。複数個のトレンチゲート３６内のポリシリコン層３６−２は、後述するように一括してＮ型のベース層３３の表面に酸化膜絶縁層３５を介して設けられたポリシリコン配線３８に接続されている。このポリシリコン配線３８上にはこの配線を覆うようにチタンタングステン（ＴｉＷ）とアルミ（Ａｌ）の積層構造からなるゲート電極配線３９が形成されており、この電極からはゲート電極端子Ｇが導出されている。そしてドレイン層となるＰ型のエピタキシャル層３２からは後述するように、SBD１４のカソード電極と共通のドレイン電極端子Ｄが導出されている。なお、Ｎ型のベース層３３の表面には後述するＮ型キャリア抜き層４０が選択的に形成されている。

他方、SBD領域２３には、Ｐ型のＳｉエピタキシャル層３２表面に上記ゲート電極配線３９と同様に、チタンタングステン（ＴｉＷ）とアルミ（Ａｌ）の積層構造からなるカソード電極４１を直接接合させたショットキーダイオードからなるSBD１４（図１）が形成されている。SBD１４のカソード電極４１からはSBD１４のカソード電極端子Ｋが導出されている。また、SBD１４のアノード層はMOSFET１３のドレイン層と共通のＰ型エピタキシャル層３２である。したがってMOSFET１３のドレイン電極端子Ｄは直接外部には引き出されていないが、SBD１４のカソード電極４１を介してカソード端子Ｋと共通の端子として引き出されている。さらに、これらのMOSFET１３およびSBD１４を含む素子の全表面には、たとえば窒化膜のような保護膜４２が形成されている。

図４は上記のように構成された本実施形態にかかる半導体素子を携帯電話の充電回路用のパッケージに搭載した状態を示す概略上面図である。なお、同図においては図１乃至図３に示した構成部分と同一の構成部分には同一の符号を付し、詳細な説明は省略する。パッケージ本体４５内には１チップからなる半導体素子２１が搭載され、本体周囲に設けられた電極端子Ｄ／Ｋ、Ｓ、Ｇにはカソードパッド２３−１、ソース電極３７およびゲートパッド２２−１がそれぞれボンディングワイヤ４６により接続されている。

このように構成された本実施形態に係る半導体素子においては、同一のＰ型Ｓｉ半導体基板３１のほぼ中央部にMOSFET１３が形成され、その周囲にSBD１４が形成されている。そしてMOSFET１３のドレイン層である低濃度のＰ型Ｓｉエピタキシャル層３２は同時にSBD１４のアノード層としても機能している。このような構造の半導体素子において、ゲート電極配線３９にMOSFET１３をオン状態にする制御電圧が印加されている場合には、外部入力端子１１（図１）からソース電極３７に供給された充電電流は、トレンチゲート３６間のソース層３４を通ってベース層３３に入る。この電流はさらに、その下のドレイン層３２を通って高濃度のＰ型半導体基板３１内に入り、基板内をSBD１４が設けられている端部方向に移動し、そこで再び、SBD１４のアノード層を兼ねるドレイン層３２に戻り、SBD１４のカソード電極４１を経由してカソード端子Ｋに取り出される。この充電電流は図１に示したように電圧降下用の抵抗１５を介してバッテリー１６に供給される。この充電中にノイズ等により、電池に印加される電圧が電池の定格電圧以下になった時に電流が電池から外部入力端子１１側に逆流する恐れがある。しかし、上記の半導体素子においては、上記の電流経路を逆流しようとする電流は、SBD１４のカソード電極４１とアノード層３２間の逆バイアス電圧の発生により、阻止される。

次に、図５乃至図７を用いて本実施形態に係る半導体素子の製造方法についてその概略を説明する。

まず、図５は本実施形態に係る半導体素子の製造工程における途中段階における素子の構造を示す上面図である。すなわち、同図は図２に対応する半導体素子の上面図であるが、図２における表面保護膜４２（図３）およびソース電極３７およびゲート電極配線３９を除去して露出したＮ型ベース層３３表面部のパターンを示す図である。したがって、同図においては図２及び図３に示した構成部分と同一の構成部分には同一の符号を付し、それらの詳細な説明は省略する。

同図に示すように、半導体チップ２１のほぼ中央部にMOSFET領域２２が設けられ、その周囲にSBD領域２３が設けられている。MOSFET領域２２内には、縦方向に平行に延長された細長いトレンチゲート３６が複数個配列されている。縦方向に配列されたトレンチゲート３６の上下の端部には横方向に延長された細長いトレンチゲート３６´が形成されており、これらの内部に埋め込まれたポリシリコンは相互に接続されている。横方向に延長されたトレンチゲート３６´は、MOSFET領域２２の周囲に配線されたポリシリコン配線３８に接続されている。このポリシリコン配線３８は、図示していないが、その表面は全長に亘ってゲート電極配線３９（図３）で覆われている。このゲート電極配線３９で覆われたポリシリコン配線３８は、半導体チップ２１の角部に設けられたゲートパッド２２−１に接続されている。

MOSFET領域２２内にはまた、横方向に帯状に延長された複数本のＰ型ソース層３４が形成されており、縦方向に延長されたトレンチゲート３６はこれらのＰ型ソース層３４を横切って配列されている。Ｐ型ソース層３４が形成されている領域以外のMOSFET領域２２には、Ｎ型キャリア抜き層４０が形成されている。このＮ型キャリア抜き層４０にはＮ型のベース層３３よりも高濃度のＮ型不純物がドープされている。これらのＮ型キャリア抜き層４０を設けることにより、MOSFET １３がオフ状態において、トレンチゲート３６の下端部近傍における電解集中によって生じたホール、電子のキャリア対のうちの電子がＮ型キャリア抜き層４０を介してソース電極側に吸収される。これによって耐圧の向上及びアバランシェ耐量の向上が図れる。

図６は、図５における一点鎖線Ａ−Ａ´およびＢ−Ｂ´に沿った断面図を用いて本実施形態に係る半導体素子の製造工程を示す工程図である。また、図７は同じく図５における一点鎖線Ｃ−Ｃ´に沿った断面図を用いて本実施形態に係る半導体素子の製造工程を示す工程図である。なお、これらの図においては、図２乃至図５に示した構成部分と同一の構成部分には同一の符号を付し、それらの詳細な説明は省略する。

図６（ａ）及び図７（ａ）に示すように、高濃度のP型シリコン半導体基板３１上に、エピタキシャル成長法でＰ型エピタキシャル層３２を形成する。Ｐ型エピタキシャル層３２層にはその表面からN型不純物であるリン（P）イオンをイオン注入法で注入し、熱酸化により低濃度N型ベース層３３を形成する。その後、CVD工程により形成された適度な厚さの保護膜（図示せず。）を形成し、熱処理を加える。

次に保護膜上にレジスト（図示せず。）を塗布し、フォトリソグラフィにより半導体基板の平面において直線かつ平行に延びる複数本のレジストパターンを形成後、レジストパターンをマスクとして用いたドライエッチングにより保護膜を除去し、半導体基板平面方向に直線かつ平行に延びる保護膜をパターニングする。

次に、レジストパターンをアッシングにより除去後、パターニングされた保護膜をマスクとしたドライエッチングにより低濃度N型ベース層３３の上面からこのベース層３３を貫通してP型エピタキシャル層３２に到達する深さと、所望の幅を有するトレンチ３６−１を形成する。この時、形成された複数のトレンチ３６−１は、図５に示したように、半導体基板の平面内において直線かつ平行に延びている。

次に、トレンチ３６−１の内壁のダメージを緩和させるために、熱酸化により犠牲酸化膜（図示せず。）を形成後、ウェットエッチングにより犠牲酸化膜を除去し、その後、熱酸化法によりシリコンを酸化して所望のゲート絶縁膜（図示せず。）を形成する。次に、ゲート電極となるポリシリコン膜を堆積後、ポリシリコン膜にN型不純物であるPイオンをイオン注入法で注入する。次にレジストのパターニングを用いて、ポリシリコン膜をエッチングすることにより、図６（ｂ）および図７（ｂ）に示すように、トレンチ３６−１内にポリシリコン層３６−２とベース層３３の表面にポリシリコン配線３８を形成する。

次にCVD工程により適度な厚さの層間絶縁膜を形成し、層間膜をエッチバックすることで図６（ｂ）および図７（ｂ）に示すように、トレンチ３６−１内のゲート電極３６−２上に所望の膜厚の絶縁膜３５を形成する。次に図６（ｃ）および図７（ｃ）に示すように、レジストのパターニングを用いて、N型不純物であるPイオンをイオン注入法で注入し、図５に示すような位置に帯状の高濃度N型キャリア抜き層４０を形成する。その後レジストのパターニングを用いて、P型不純物であるBイオンをイオン注入法で注入し、図５に示すような位置に帯状のP型ソース層３４を形成する。そして、アニールによりこれらの不純物イオンを活性化させる。

次に、レジストのパターニングを用いて、ウェットエッチングにより終端部分の酸化膜を除去し表面にN型エピタキシャル層３２が露出するようにエッチングする。次に、レジストのパターニングを用いて、図３に示すように、P型ソース層３４、高濃度N型キャリア抜き層４０上にソース電極３７を、ゲートポリシリコン配線３８上にゲート電極配線３９を、そして終端部のウェットエッチングにより表面に現れたN型エピタキシャル層３２上にカソード電極４１を形成する。このようにして、MOSFET領域２２内にソース電極およびゲート電極配線３９を、また、SBD領域２３内にカソード電極４１をそれぞれ形成する。その後、素子全表面に例えば窒化膜からなる保護膜４２（図３）を形成する。

このように製造された半導体素子は、スイッチング用MOSFETの機能と逆流防止用SBDの機能を1チップで実現することができる。その結果、より小型機器への搭載が可能となる。

本実施形態にかかる半導体素子により、携帯電話の充電回路において、スイッチング機能のMOSFETと電圧降下・逆流防止機能のSBDを1チップで実現可能となり、より小型パッケージに搭載可能となる。その結果、充電回路の小型化および充電回路の設計余地拡大が図れる。

本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、SBD１４のカソード端子Ｋは素子の上面から引き出したが、Ｐ型のＳｉ半導体基板３１の裏面にＰ型Ｓｉエピタキシャル層３２と同様な低濃度のＰ型Ｓｉエピタキシャル層を形成しその下面に金属電極層を形成することにより、裏面から引き出すことも可能である。

また、MOSFET１３として、ベース層３３の表面部に、トレンチゲートの長手方向に対して交差する方向に帯状のＰ型ソース層３４とＮ型キャリア抜き層４０とを交互に配列する構造としたが、トレンチゲート３６と平行にＰ型ソース層３４とＮ型キャリア抜き層４０とを交互に配列する構造としてもよい。

図８は個の変形例を示す半導体素子の構造を示す平面図である。同図は、図５に示す平面図に対応する平面図であり、Ｐ型ソース層３４は、縦方向に延長配置されたトレンチゲート３６の両側に細い帯状のＰ型ソース層３４が形成されている。隣接する一対のトレンチゲート３６の間のＰ型ソース層３４間の領域にはＮ型キャリア抜き層４０が形成されている。その他の構成は図５に示す半導体素子と同じであるため、対応する構成部分には対応する符号を付し、詳細な説明は使用略する。

１１・・・入力端子
１２・・・充電監視回路
１３・・・MOSFET
１４・・・SBD
１５・・・電圧降下用の抵抗
１６・・・バッテリー
２１・・・半導体チップ
３１・・・Ｓｉ半導体基板
３２・・・Ｓｉエピタキシャル層
３３・・・Ｎ型のベース層
３４・・・Ｐ型ソース層
３５・・・酸化膜絶縁層
３６・・・トレンチゲート
３７・・・ソース電極
３８・・・ポリシリコン配線
３９・・・ゲート電極配線
４０・・・Ｎ型キャリア抜き層

Claims (10)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型の第１半導体層と、
   前記第１半導体層上の、前記第１導電型の半導体基板の終端部を除く中央部に形成されたた第２導電型の第２半導体層と、
   前記第２導電型の第２半導体層表面に第１絶縁膜を介して平行に形成され、た複数個の帯状の制御電極と、
   前記複数個の制御電極の間の前記第２半導体層表面に選択的に形成された第１導電型の第３半導体層と、
   前記第３半導体層に接触するとともに、前記複数個の制御電極上に第２絶縁膜を介して形成された第１電極と、
   前記第１導電型の半導体基板の前記終端部において前記第２導電型の第１半導体層上に接して形成された第２電極と、
   を具備することを特徴とする半導体素子。
2. 前記第２電極は、前記第１導電型の半導体基板の終端部において、前記第１電極、前記第１導電型の第３半導体層および前記制御電極が形成されたMOSFET領域の周囲を囲むように連続的に形成されていることを特徴とする請求項１に半導体素子。
3. 前記第２電極は、前記第２導電型の第２半導体層表面から前記第１半導体層に達する深さを有するトレンチゲートであることを特徴とする請求項２に記載の半導体素子。
4. 前記第１導電型の第３半導体層は、前記帯状の制御電極の長手方向に交差する方向に延長配置された複数個の帯状の領域内に形成されていることを特徴とする請求項３に記載の半導体素子。
5. 前記複数個の帯状の第１導電型の第３半導体層の間の領域には、第２導電型のキャリア吸収層が形成されていることを特徴とする請求項４に記載の半導体素子。
6. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項５に記載の半導体素子。
7. 前記第２電極は、チタンタングステン合金層とアルミニウム層との２層構造らなるかショットキー電極であることを特徴とする請求項６に記載の半導体素子。
8. 前記制御電極は、前記MOSFET領域内の終端部において、前記トレンチゲート、前記第１導電型の第３半導体層および前記制御電極が形成された領域の周囲を囲むように連続的に形成された制御電極配線に接続されていることを特徴とする請求項７に半導体素子。
9. 前記制御電極配線は、チタンタングステン合金層とアルミニウム層との２層構造であることを特徴とする請求項８に記載の半導体素子。
10. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第１導電型のドレイン層と、
    前記ドレイン層上の、前記第１導電型の半導体基板の終端部を除く中央部に形成されたた第２導電型のベース層と、
    前記第２導電型のベース層表面から前記ドレイン層に達する深さを有し、平行に形成された複数個のトレンチゲートと、
    前記トレンチゲートの間の前記ベース層表面に選択的に形成された第１導電型のソース層と、
    前記ソース層に接触するとともに、前記複数個のトレンチゲート上に絶縁層を介して前記第２導電型のベース層上に設けられたソース電極と、
    前記複数個のトレンチゲートが接続されたゲート電極と、
    前記第１導電型の半導体基板の周辺部において露出された前記第２導電型のベース層上に形成されたショットキー電極と、
    を具備することを特徴とする半導体素子。

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