JP2021015884A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】温度センス部の温度測定の精度を向上できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、トレンチ１８と、トレンチ１８の内部にゲート絶縁膜９を介して設けられたゲート電極１０と、を有するＭＯＳ構造部５０ａと、半導体基板１と、第１半導体層２と、温度センス用トレンチ１８ａと、温度センス用トレンチ１８ａの内部に絶縁膜１２を介して設けられた第１導電型の第１ポリシリコン層８２および第２導電型の第２ポリシリコン層８１と、第１ポリシリコン層８２と接続するカソード電極８５と、第２ポリシリコン層８１と接続するアノード電極８４と、を有する第１〜第３温度センス部３５ａ〜ｃとを備える。第１〜第３温度センス部３５ａ〜ｃは、複数設けられている。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
図１３は、従来の炭化珪素半導体装置の構造を示す上面図である。図１３に示すように、半導体チップ１６０は、主電流が流れる活性領域１４０の外周部に、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１が設けられている。活性領域１４０には、ゲート電極と電気的に接続するゲート電極パッド１２２と、ソース電極と電気的に接続するソース電極パッド１１５とが設けられている。
炭化珪素半導体装置の信頼性をさらに向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部１３７ａ、温度センス部１３５ａおよび過電圧保護部（不図示）等の高機能領域１０３ａを配置している半導体装置が提案されている。高機能構造とする場合、高機能領域１０３ａを安定して形成するために、活性領域１４０に、メイン半導体素子の単位セルと離して、かつエッジ終端領域１４１に隣接して、高機能領域１０３ａのみを配置した領域が設けられる。活性領域１４０は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域１４１は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
電流センス部１３７ａには、活性領域１４０と同構造の電流センス部の活性領域および電流検出用の外部端子電極が設けられる。電流検出は、電流センス部１３７ａの電極パッドであるＯＣパッド１３７と活性領域１４０のソース電極との間に外部抵抗を接続し、外部抵抗間の電位差を検出して、電流値を求める。
温度センス部１３５ａは、ダイオードの温度特性を利用して半導体チップ１６０の温度を検出する機能を有する。温度センス部１３５ａは、半導体チップ１６０の中央に配置され、アノード電極パッド１３５およびカソード電極パッド１３６に接続されている。
図１４は、従来の炭化珪素半導体装置の図１３のＡ−Ａ’部分の構造を示す断面図である。従来の炭化珪素半導体装置としてトレンチ型ＭＯＳＦＥＴ１５０を示す。トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型ベース層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。
ソース電極パッド１１５は、例えば、第１ＴｉＮ膜１２５、第１Ｔｉ膜１２６、第２ＴｉＮ膜１２７、第２Ｔｉ膜１２８およびＡｌ合金膜１２９を積層してなる。また、ソース電極パッド１１５上部には、めっき膜１１６、はんだ１１７、外部端子電極１１９、第１保護膜１２１および第２保護膜１２３が設けられる。
また、温度センス部１３５ａには、ｐ++型コンタクト領域１０８の表面上に絶縁膜１１２が設けられ、絶縁膜１１２の表面上にポリシリコン（ｐｏｌｙ−Ｓｉ）層からなるｐ型ポリシリコン層１８１とｎ型ポリシリコン層１８２で構成されるダイオードが設けられる。ｐ型ポリシリコン層１８１とｎ型ポリシリコン層１８２は、それぞれアノード電極１８４およびカソード電極１８５に接続される。アノード電極１８４およびカソード電極１８５は、層間絶縁膜１１１でお互いに絶縁され、アノード電極パッド１３５およびカソード電極パッド１３６に接続されている。
トレンチ内に双方向ツェナーダイオードが形成された構造において、ダイオードトレンチ内において底壁絶縁膜の上には、双方向ツェナーダイオードが形成され、双方向ツェナーダイオードは、一対のｎ+型部および一対のｎ+型部の間に形成された少なくとも一つのｐ型部を有し、不所望な電流の増加を抑制できる半導体装置が公知である（例えば、下記特許文献１参照）。
特開２０１８−０９８４７６号公報
従来構造の縦型ＭＯＳＦＥＴ１５０では、温度センス部１３５ａは、中央に１箇所のみ配置されている。炭化珪素半導体装置は、高周波数、大電流で使用されるため、瞬間的な温度上昇が早く、素子の温度上昇は一様でない、これにより、素子内部での温度分布に不均一が発生する。このため、温度センス部１３５ａが１箇所しかないと、温度が上昇した箇所の温度を測定できず、炭化珪素半導体装置が破壊されるおそれがある。
この発明は、上述した従来技術による問題点を解消するため、温度センス部の温度測定の精度を向上できる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、ＭＯＳ構造部と温度センス部とを備える。ＭＯＳ構造部は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ形状の第１トレンチと、前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた層間絶縁膜と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。温度センス部は、前記半導体基板と、前記第１半導体層と、前記半導体基板に設けられた第２トレンチと、前記第２トレンチの内部に絶縁膜を介して設けられた第１導電型の第１ポリシリコン層および第２導電型の第２ポリシリコン層と、前記第１ポリシリコン層と電気的に接続するカソード電極と、前記第２ポリシリコン層と電気的に接続するアノード電極と、を有する。前記温度センス部は、オン時に主電流が流れる領域に複数設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記温度センス部は、前記ＭＯＳ構造部の前記第１トレンチがストライプ状に延びる方向に、前記第１トレンチを分断するように複数設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ＭＯＳ構造部は、隣り合う前記第１トレンチの間において、前記第１半導体層と前記第２半導体層との間に、前記第１半導体層および前記第２半導体層に接して設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、前記第１半導体層の内部に、前記第１トレンチと深さ方向に対向する位置に設けられた第２導電型の第３半導体領域と、前記第２半導体領域と前記第３半導体領域とを接続する接続領域と、を有し、前記接続領域内に第２温度センス部が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記温度センス部は、前記カソード電極と電気的に接続するカソード電極パッドを有し、前記アノード電極は、前記第１電極と電気的に接続していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記温度センス部は、前記カソード電極と電気的に接続するカソード電極パッドと、前記アノード電極と電気的に接続するアノード電極パッドと、を有することを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。ＭＯＳ構造部と温度センス部とを有する半導体装置の製造方法である。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ状の第１トレンチ、および第２トレンチを形成する第４工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第２トレンチの内部に絶縁膜を介して第１導電型の第１ポリシリコン層および第２導電型の第２ポリシリコン層を形成する第６工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第７工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。次に、前記第１ポリシリコン層と電気的に接続するカソード電極を形成する第１０工程を行う。次に、前記第２ポリシリコン層と電気的に接続するアノード電極を形成する第１１工程を行う。前記第６工程では、前記第１トレンチがストライプ状に延びる方向に、前記ゲート電極が形成された第１トレンチを分断するように前記第１ポリシリコン層および前記第２ポリシリコン層を複数形成する。
上述した発明によれば、温度センス部は、ＭＯＳ構造部のトレンチがストライプ状に延びる方向にトレンチを分断するように設けられている。これにより、温度センス部を素子全体に配置するため、半導体チップの温度を広範囲に渡って計測することができ、温度測定の精度を向上できる。
また、上述した発明によれば、温度センス部のダイオードは、トレンチの内部を埋めた絶縁膜内に設けられているため、素子内部の温度を正確に計測でき、温度測定の精度を向上できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、温度センス部の温度測定の精度を向上できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す他の上面図である。 実施の形態１にかかる炭化珪素半導体装置の図２のＡ−Ａ’部分の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す他の上面図である。 実施の形態２にかかる炭化珪素半導体装置の図１１のＡ−Ａ’部分の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の構造を示す図１３のＡ−Ａ’断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す他の上面図である。図１および図２に示すように、半導体チップ６０は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。
図１および図２に示す実施の形態１にかかる半導体チップ６０は、半導体基板（半導体チップ）の活性領域４０に、メイン半導体素子４２がもうけられている。メイン半導体素子４２は、オン状態で、半導体基板の深さ方向にドリフト電流が流れる縦型ＭＯＳＦＥＴ５０である。メイン半導体素子４２は、ソース電極パッド１５により互いに並列接続された複数の単位セル（素子の機能単位）で構成される。
メイン半導体素子４２の単位セルは、半導体チップ６０のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子４２は、実施の形態１にかかる縦型ＭＯＳＦＥＴ５０の主動作を行う。メイン半導体素子４２は、活性領域４０の有効領域（メイン有効領域）に配置されている。メイン有効領域４２ａは、メイン半導体素子４２のオン時にメイン半導体素子４２の主電流が流れる領域である。メイン有効領域４２ａは、例えば略矩形状の平面形状を有し、活性領域４０の大半の表面積を占めている。
メイン半導体素子４２を保護・制御するための回路部は、例えば、電流センス部３７ａ、第１、第３温度センス部３５ａ、３５ｃ、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、第１、第３温度センス部３５ａ、３５ｃ以外の高機能部は活性領域４０のメイン無効領域４２ｂ（高機能領域３ａ）に配置される。第１、第３温度センス部３５ａ、３５ｃはメイン有効領域４２ａに配置される。メイン無効領域４２ｂは、メイン半導体素子４２の単位セルが配置されていない領域であり、メイン半導体素子４２として機能しない。メイン無効領域４２ｂは、例えば略矩形状の平面形状を有し、メイン有効領域４２ａとエッジ終端領域４１との間に配置される。図１では、斜線が引かれたところがメイン無効領域４２ｂである（図２、図１０、図１１でも同様。）。
エッジ終端領域４１は、活性領域４０と半導体チップ６０の端部との間の領域であり、活性領域４０の周囲を囲み、半導体チップ６０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域４１には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
メイン半導体素子４２のソース電極パッド１５は、メイン有効領域４２ａにおいて半導体チップ６０のおもて面上に配置される。メイン半導体素子４２は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子４２のソース電極パッド１５は、メイン有効領域４２ａと略同じ平面形状を有し、メイン有効領域４２ａのほぼ全面を覆う。メイン半導体素子４２のソース電極パッド１５は、当該ソース電極パッド１５以外の電極パッドと離れて配置されている。
ソース電極パッド１５以外の電極パッドは、エッジ終端領域４１から離れて、メイン無効領域４２ｂにおいて半導体チップ６０のおもて面上に互いに離れて配置される。ソース電極パッド１５以外の電極パッドとは、メイン半導体素子４２のゲート電極パッド２２、電流センス部３７ａの電極パッド（以下、ＯＣパッドとする）３７、第１、第３温度センス部３５ａ、３５ｃの電極パッド（以下、カソード電極パッドとする）３６、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
ソース電極パッド１５以外の電極パッドは、例えば略矩形状の平面形状であり、後述する外部端子電極１９やワイヤーの接合に必要な表面積を有する。図１には、ソース電極パッド１５以外の電極パッドがメイン無効領域４２ｂとエッジ終端領域４１との境界に沿って一列に配置された場合を示す（図２、図１０および図１１においても同様）。また、図１には、ソース電極パッド１５、ゲート電極パッド２２、ＯＣパッド３７、カソード電極パッド３６を、それぞれＳ、Ｇ、ＯＣおよびＫと付した矩形状に図示する（図２、図１０および図１１においても同様。）。
電流センス部３７ａは、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０と同じ条件で動作して、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部３７ａは、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０と離れて配置されている。電流センス部３７ａは、メイン半導体素子４２と同一構成の単位セルを、メイン半導体素子４２の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子４２よりも表面積が小さい。
電流センス部３７ａの単位セルは、ＯＣパッド３７の直下の一部の領域（以下、センス有効領域とする）に配置されている。センス有効領域は、例えば矩形状の平面形状を有する。電流センス部３７ａの単位セルは、半導体チップ６０のおもて面に平行な方向に互いに隣接して配置される。電流センス部３７ａの単位セルが互いに隣接する方向は、例えば、メイン半導体素子４２の単位セルが互いに隣接する方向と同じである。電流センス部３７ａの単位セルは、ＯＣパッド３７により互いに並列接続されている。
第１、第３温度センス部３５ａ、３５ｃは、ダイオードの温度特性を利用してメイン半導体素子４２の温度を検出する機能を有する。例えば、第１、第３温度センス部３５ａ、３５ｃには、後述するｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とからなるダイオードが設けられている（図３参照）。このダイオードの順方向電圧Ｖｆは、温度により変化して、温度が高いほど順方向電圧Ｖｆは高くなる。このため、事前に温度と順方向電圧Ｖｆとの関係を取得しておき、ＭＯＳＦＥＴ５０が動作中にダイオードの順方向電圧Ｖｆを測定することにより、ＭＯＳＦＥＴ５０の温度を測定することができる。
実施の形態１では、図１および図２に示すように、第３温度センス部３５ｃは、従来と同様に半導体チップ６０の中央にも設けられ、さらに、第１温度センス部３５ａがメイン有効領域４２ａ内に複数設けられている。例えば、第１温度センス部３５ａは、後述するＭＯＳ構造部のトレンチ１８がストライプ状に延びる方向にトレンチ１８を分断するように設けられている。ＭＯＳ構造部のトレンチ１８の一部の領域にゲート絶縁膜とゲート電極の代わりに、絶縁膜とダイオードを埋め込むことで第１温度センス部３５ａにしている。図１および図２において、トレンチの方向は後述するトレンチ１８がストライプ状に延びる方向である（図１０および図１１も同様である）。このように、実施の形態１では、第１、第３温度センス部３５ａ、３５ｃを素子全体に配置することにより、半導体チップ６０の温度を広範囲に渡って計測することができ、温度測定の精度が向上する。
また、図２の形態では、第２温度センス部３５ｂが、後述する第１ｐ+型ベース領域４をトレンチ１８の幅方向に延在した第１ｐ+型ベース領域４の接続領域４ｄ上にも設けられている。図１および図２において、格子状の実線部分のうち、トレンチと直交する方向の実線部分が接続領域４ｄである（図１０および図１１でも同様。）。接続領域４ｄが接する部分のトレンチ１８は、半導体チップ６０において、電流が流れない領域であるため、第２温度センス部３５ｂを設けても、炭化珪素半導体装置の特性に影響を与えることが少なくなる。図２の形態では、図１の形態より第１〜第３温度センス部３５ａ〜ｃをより多く配置でき、半導体チップ６０の温度をより広範囲に計測することができ、温度測定の精度が向上する。
また、それぞれの第１〜第３温度センス部３５ａ〜ｃは後述するようにアノード電極８４とカソード電極８５を備え、カソード電極８５は、メイン無効領域４２ｂのカソード電極パッド３６に接続され、アノード電極８４は内蔵電流源９０に接続されている。
複数の第１〜第３温度センス部３５ａ〜ｃは、すべて直列で配置されてもよいし、すべて並列で配置されてもよい。また、複数の第１〜第３温度センス部３５ａ〜ｃは、一部を直列に一部を並列にした直並列でもかまわない。半導体チップ６０の中央にも設けられた第３温度センス部３５ｃ以外の第１温度センス部３５ａおよび第２温度センス部３５ｂは、偶数個で対称に設けられることが好ましい。例えば、図１および図２に示すように半導体チップ６０の中央に設けられた第３温度センス部３５ｃを通るトレンチ方向の線と線対称に設けられてもよい。
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子４２を保護するダイオードである。電流センス部３７ａ、温度センス部３５ａおよび過電圧保護部は、演算回路部により制御される。電流センス部３７ａ、温度センス部３５ａおよび過電圧保護部の出力信号に基づいてメイン半導体素子４２が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
図３は、実施の形態１にかかる炭化珪素半導体装置の図２のＡ−Ａ’部分の構造を示す断面図である。図１のＡ−Ａ’部分の構造は、図３と同様であるため図示を省略する。図３には、図２のメイン有効領域４２ａのＭＯＳ構造（金属−酸化膜−半導体の３層構造）が形成された領域（以下、ＭＯＳ構造部５０ａ）から、第３温度センス部３５ｃを通過して、メイン有効領域４２ａの他のＭＯＳ構造部５０ａに至る切断線Ａ−Ａ’における断面構造を示す。第１温度センス部３５ａの構造は、図３に記載された第３温度センス部３５ｃの構造と同様であり、第２温度センス部３５ｂの構造は、図１０に示す。
図３に示すように、実施の形態にかかる炭化珪素半導体装置のＭＯＳＦＥＴ５０は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が設けられていてもよい。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合はｎ型炭化珪素エピタキシャル層２、以下（２）と省略する）の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）３が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｐ型ベース層３とを併せて炭化珪素半導体基体とする。
図３に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層３を貫通してｎ型高濃度領域６（２）に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方から後述するソース電極パッド１５側に突出している。
ｎ型高濃度領域６（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域（第２導電型の第２半導体領域）４が選択的に設けられている。トレンチ１８の下に第２ｐ+型ベース領域（第２導電型の第３半導体領域）５が形成されており、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで、第２ｐ+型ベース領域５は第１ｐ+型ベース領域４に接続した構造となっている。第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｙと直交する方向（以下、第２方向とする）ｘに、ｎ型高濃度領域６（２）と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｙの両側のトレンチ１８側に延在した接続領域４ｄを設け、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｘに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性を上げるためである。例えば、第１ｐ+型ベース領域４、接続領域４ｄ、第２ｐ+型ベース領域５は全体として、平面視で格子状となっていてもよい。
ｐ型ベース層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ++型コンタクト領域８が設けられてもよい。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。
また、ｎ型高濃度領域６（２）はｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型ベース層３と第２ｐ+型ベース領域５に挟まれた領域に設けられている。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層３に接する。ｐ++型コンタクト領域８が設けられている場合は、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
第１〜第３温度センス部３５ａ〜ｃにおいて、ポリシリコンのダイオードは、互いに接するｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とからなる。ポリシリコンのダイオードは、温度センス用トレンチ１８ａの内部に、絶縁膜１２を介して設けられている。温度センス用トレンチ１８ａは、ｐ型ベース層３のｎ+型炭化珪素基板１側に対して反対側の表面からｐ型ベース層３を貫通して第１ｐ+型ベース領域４（第１ｐ+型ベース領域４が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２）に達する。絶縁膜１２は、ＭＯＳ構造部５０ａのトレンチ１８の内部のゲート絶縁膜９より膜厚が厚くてよいし、同程度の厚さでもよい。温度センス用トレンチ１８ａは、ＭＯＳ構造部５０ａのトレンチ１８と同じ形状でもよいし、異なった形状でもよい。例えば、温度センス用トレンチ１８ａは、ＭＯＳ構造部５０ａのトレンチ１８よりもトレンチ幅を広くしたり、深さを深くしたりしてもよい。
ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２は、それぞれアノード電極８４とカソード電極８５に接続される。アノード電極８４は、ＭＯＳ構造部５０ａ側に延在され、ソース電極１３と接続され、内部電流源９０の主電流がアノード電極８４に印加される。内部電流源９０は、活性領域４０の一部を選択的にアルミニウム電極で分断して形成し、温度センス部３７ａのダイオードのアノード電極８４と接続する。ソース電位は活性領域４０内部のｐ型領域で共通化されており、ｐ型領域の電位を、分断した活性領域４０のソース電位とする。または、アルミニウム電極を完全に分離して、メインの活性領域４０の一部と、分断形成した内部電流源９０とする活性領域４０と短絡しても構わない。分断した個別のＭＯＳ構造が温度センス部３７ａのダイオードの内部電流源９０を構成する。活性領域４０の一部を利用した内部電流源９０は温度センス部３７ａのダイオードに必要な電流値に相当する面積となる。または、必要な電流に合わせて内部電流源９０に相当するＶｔｈなど調整してもよい。通常のＭＯＳＦＥＴと同様の動作をするため、ゲート電極１０に閾値以上の電圧が印加されてＭＯＳＦＥＴがオン状態になると内部電流源９０も同時にオン状態になる。電流は裏面電極１４からソース電極１３に流れる。ＭＯＳ構造部５０ａのソース電極１３はアノード電極８４に接続されているため、電流はアノード電極８４からカソード電極８５へ流れ、第１〜第３温度センス部３５ａ〜ｃのダイオードがオン状態になる。
このように、実施の形態１では、第１〜第３温度センス部３５ａ〜ｃのダイオードがオン状態になる、つまり、温度を測定できるのは、ＭＯＳＦＥＴがオン状態になっている時のみである。このため、ＭＯＳ構造部５０ａにおいて、ソース電極１３とゲート電極１２の一部を分離して第１〜第３温度センス部３５ａ〜ｃのアノード電極８４と接続することで、第１〜第３温度センス部３５ａ〜ｃのダイオードを常にオン状態にすることができる。また、第１〜第３温度センス部３５ａ〜ｃのアノード電極８４が接続されるＭＯＳ構造部５０ａのゲート電極１０に閾値電圧以上の直流電圧を印加し、第１〜第３温度センス部３５ａ〜ｃのダイオードを常にオン状態にしてもよい。
また、従来の炭化珪素半導体装置では、ｐ++型コンタクト領域１０８の表面に絶縁膜１１２を形成し、絶縁膜１１２の表面上に温度センス部１３５ａのダイオードを形成していた（図１４参照）。このため、素子内部の温度を正確に計測できず、結果的に温度測定の精度が落ちてきた。これに対して、実施の形態１では、第１〜第３温度センス部３５ａ〜ｃのダイオードは、温度センス用トレンチ１８ａの内部を埋めた絶縁膜１２内に設けられており、従来より発熱源に近い位置にいるため、素子内部の温度を正確に計測でき、温度測定の精度が向上している。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図４〜図９は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａはｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図４に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図５に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第ｎ型２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図６に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層３を１．３μｍ程度の厚さで形成する。ｐ型ベース層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。ここまでの状態が図７に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図８に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図９に示されている。
次に、コンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極１３とを接触させる。次に、コンタクトホール以外のソース電極１３を選択的に除去する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１の上部に、ソース電極パッド１５となる電極パッドを堆積する。例えば、スパッタ法により、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５を形成する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、ソース電極パッド１５を選択的に除去する。
次に、ソース電極パッド１５を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ソース電極パッド１５をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
次に、ソース電極パッド１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
次に、ｎ+型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型炭化珪素半導体基板１とオーミック接合する裏面電極１４を形成する。
メイン半導体素子４２以外のすべての素子（例えば電流センス部３７ａや、第１〜第３温度センス部３５ａ〜ｃおよび過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子４２の各部の形成においてメイン半導体素子４２の対応する各部と同時に、半導体基板チップ６０のメイン無効領域４２ｂに形成すればよい。また、メイン半導体素子４２とは別の工程として形成してもよい。
第１〜第３温度センス部３５ａ〜ｃは、以下のように形成される。メイン半導体素子４２のトレンチ１８を形成時に、温度センス用トレンチ１８ａを同時に形成する。次に、メイン半導体素子４２のゲート絶縁膜９の形成時に、第１〜第３温度センス部３５ａ〜ｃの絶縁膜１２を形成する。この際、絶縁膜１２は、ゲート絶縁膜９より膜厚を厚く形成してもよいし、同程度の厚さで形成してもよい。次に、形成した絶縁膜１２上部にノンドープのポリシリコンを形成する。形成したポリシリコンの一部にアノード部分、カソード部分を形成することで、ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を形成する。次に、メイン半導体素子４２の層間絶縁膜１１を形成時に、第１〜第３温度センス部３５ａ〜ｃの層間絶縁膜１１を形成する。次に、メイン半導体素子４２のソース電極１２の形成時に、アノード電極８４およびカソード電極８５を形成する。以上のようにして、図１〜図３に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、温度センス部は、ＭＯＳ構造部５０ａのトレンチがストライプ状に延びる方向にトレンチを分断するように設けられている。これにより、温度センス部を素子全体に配置するため、半導体チップの温度を広範囲に渡って計測することができ、温度測定の精度を向上できる。
また、実施の形態１にかかる炭化珪素半導体装置によれば、温度センス部のダイオードは、トレンチの内部を埋めた絶縁膜内に設けられているため、素子内部の温度を正確に計測でき、温度測定の精度を向上できる。
（実施の形態２）
図１０は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。図１１は、実施の形態２にかかる炭化珪素半導体装置の構造を示す他の上面図である。図１２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図１１のＡ−Ａ’断面図である。図１０のＡ−Ａ’部分の構造は、図１２と同様であるため図示を省略する。
実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なるところは、アノード電極８４が、ソース電極１３に接続されず、アノード電極パッド３５に接続されていることである。アノード電極パッド３５は、図１０および図１１で、Ａと付した矩形状に図示する。このように、実施の形態２では、第１〜第３温度センス部３５ａ〜ｃへ印加する電流に内蔵電流源を使わずに、外部から電源を供給する方法である。このため、実施の形態２では、第１〜第３温度センス部３５ａ〜ｃのダイオードを常にオン状態にすることができる。アノード電極８４とアノード電極パッド３５との接続電極は、Ａｌ電極、Ｔｉ電極またはＴｉＮ電極を使うことができる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
実施の形態２において、活性領域４０の製造方法は実施の形態１と同様のため、説明を省略する。また、電流センス部３７ａの製造方法は実施の形態１と同様のため、説明を省略する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、実施の形態１と同様の効果を有する。また、実施の形態２では、外部から電源を供給しているため、温度センス部のダイオードを常にオン状態にすることができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型ベース層
３ａ、１０３ａ 高機能領域
４、１０４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
４ｄ 第１ｐ+型ベース領域の接続領域
５、１０５ 第２ｐ+型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ 絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ めっき膜
１７、１１７ はんだ
１８、１１８ トレンチ
１８ａ 温度センス用トレンチ
１９、１１９ 外部端子電極
２１、１２１ 第１保護膜
２２、１２２ ゲート電極パッド
２３、１２３ 第２保護膜
２５、１２５ 第１ＴｉＮ膜
２６、１２６ 第１Ｔｉ膜
２７、１２７ 第２ＴｉＮ膜
２８、１２８ 第２Ｔｉ膜
２９、１２９ Ａｌ合金膜
３５、１３５ アノード電極パッド
３５ａ 第１温度センス部
３５ｂ 第２温度センス部
３５ｃ 第３温度センス部
１３５ａ 温度センス部
３６、１３６ カソード電極パッド
３７、１３７ ＯＣパッド
３７ａ、１３７ａ 電流センス部
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
４２ メイン半導体素子
４２ａ メイン有効領域
４２ｂ メイン無効領域
５０、１５０ ＭＯＳＦＥＴ
５０ａ ＭＯＳ構造部
６０、１６０ 半導体チップ
８１、１８１ ｐ型ポリシリコン層
８２、１８２ ｎ型ポリシリコン層
８４、１８４ アノード電極
８５、１８５ カソード電極
９０ 内蔵電流源

Claims (6)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ形状の第１トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有するＭＯＳ構造部と、
    温度センス部と、
    を備え、
    前記温度センス部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記半導体基板に設けられた第２トレンチと、
    前記第２トレンチの内部に絶縁膜を介して設けられた第１導電型の第１ポリシリコン層および第２導電型の第２ポリシリコン層と、
    前記第１ポリシリコン層と電気的に接続するカソード電極と、
    前記第２ポリシリコン層と電気的に接続するアノード電極と、を有し、
    前記温度センス部は、オン時に主電流が流れる領域に複数設けられていることを特徴とする半導体装置。
  2. 前記温度センス部は、前記ＭＯＳ構造部の前記第１トレンチがストライプ状に延びる方向に、前記第１トレンチを分断するように複数設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＭＯＳ構造部は、
    隣り合う前記第１トレンチの間において、前記第１半導体層と前記第２半導体層との間に、前記第１半導体層および前記第２半導体層に接して設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第１半導体層の内部に、前記第１トレンチと深さ方向に対向する位置に設けられた第２導電型の第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域とを接続する接続領域と、
    を有し、
    前記接続領域内に第２温度センス部が設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記温度センス部は、
    前記カソード電極と電気的に接続するカソード電極パッドを有し、
    前記アノード電極は、前記第１電極と電気的に接続していることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記温度センス部は、
    前記カソード電極と電気的に接続するカソード電極パッドと、
    前記アノード電極と電気的に接続するアノード電極パッドと、
    を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. ＭＯＳ構造部と温度センス部とを有する半導体装置の製造方法において、
    第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ状の第１トレンチ、および第２トレンチを形成する第４工程と、
    前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
    前記第２トレンチの内部に絶縁膜を介して第１導電型の第１ポリシリコン層および第２導電型の第２ポリシリコン層を形成する第６工程と、
    前記ゲート電極上に層間絶縁膜を形成する第７工程と、
    前記第２半導体層および前記第１半導体領域の表面に第１電極を形成する第８工程と、
    前記半導体基板の裏面に第２電極を形成する第９工程と、
    前記第１ポリシリコン層と電気的に接続するカソード電極を形成する第１０工程と、
    前記第２ポリシリコン層と電気的に接続するアノード電極を形成する第１１工程と、
    を含み、
    前記第６工程では、前記第１トレンチがストライプ状に延びる方向に、前記ゲート電極が形成された前記第１トレンチを分断するように前記第１ポリシリコン層および前記第２ポリシリコン層を複数形成することを特徴とする半導体装置の製造方法。
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