JP7306060B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを、当該ＭＯＳＦＥＴを保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができるため、経済性の面でも注目されている。

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

また、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）も有する。

従来の半導体装置の構造について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いたｎチャネル型ＭＯＳＦＥＴを例に説明する。図１９は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１９には、センス有効領域１１２ａのｐ型ベース領域１３４ｂとメイン無効領域１０１ｂのｐ型ベース領域１３４ｂ’とを異なるハッチングで示す。図２０は、図１９の活性領域の断面構造を示す断面図である。

図２０には、メイン有効領域１０１ａおよび電流センス部１１２の断面構造（切断線Ｘ１０１－Ｘ１０２－Ｘ１０３－Ｘ１０４－Ｘ１０５における断面構造）を示す。温度センス部１１３の直下およびゲートパッド１２１ｂの直下の断面構造は図示省略するが、センス無効領域１１２ｂの直下と同様にｐ型ベース領域１３４ｂ’およびｐ⁺型領域１６２ｂ’が設けられている。温度センス部１１３の断面構造も図示省略する。

図１９，２０に示す従来の半導体装置１２０は、炭化珪素からなる同一の半導体基板１１０の活性領域１０１に、メイン半導体素子１１１と、当該メイン半導体素子１１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１１は縦型ＭＯＳＦＥＴであり、活性領域１０１の有効領域（以下、メイン有効領域とする）１０１ａに互いに隣接して配置された複数の単位セル（機能単位：不図示）で構成される。

メイン半導体素子１１１のソースパッド１２１ａは、メイン有効領域１０１ａにおいて半導体基板１１０のおもて面上に設けられている。メイン半導体素子１１１を保護・制御するための回路部は、活性領域１０１のうち、メイン有効領域１０１ａを除く領域（以下、メイン無効領域とする）１０１ｂに配置されている。メイン無効領域１０１ｂには、メイン半導体素子１１１の単位セルは配置されていない。

メイン無効領域１０１ｂの表面積は、メイン半導体素子１１１を保護・制御するための回路部を備えない半導体装置（メイン無効領域にゲートパッドのみが配置された半導体装置）のメイン無効領域と比べて大きくなっている。メイン半導体素子１１１を保護・制御するための回路部としては、例えば、電流センス部１１２、温度センス部１１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が挙げられる。

電流センス部１１２は、メイン半導体素子１１１と同一構成の単位セルを、メイン半導体素子１１１の単位セル（素子の機能単位）の個数よりも少ない個数で備えた縦型ＭＯＳＦＥＴである。電流センス部１１２は、メイン半導体素子１１１と離れて配置されている。電流センス部１１２は、メイン半導体素子１１１と同じ条件で動作して、メイン半導体素子１１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する。

電流センス部１１２の単位セルは、電流センス部１１２の電極パッド（以下、ＯＣパッドとする）１２２の直下の一部の領域（以下、センス有効領域とする）１１２ａに配置されている。ＯＣパッド１２２の直下の、センス有効領域１１２ａを除く領域（以下、センス無効領域とする）１１２ｂは、電流センス部１１２の単位セルが配置されていない領域であり、電流センス部１１２として機能しない。

センス無効領域１１２ｂのほぼ全域において、半導体基板１１０の表面領域にｐ型ベース領域１３４ｂ’が設けられている。ｐ型ベース領域１３４ｂ’とｎ^-型ドリフト領域１３２との間にｐ⁺型領域１６２ｂ’が設けられている。センス無効領域１１２ｂのｐ型ベース領域１３４ｂ’およびｐ⁺型領域１６２ｂ’は、半導体基板１１０の表面領域のｎ^-型領域１３２ｂによりセンス有効領域１１２ａと分離されている。

センス無効領域１１２ｂのｐ型ベース領域１３４ｂ’は、メイン半導体素子１１１のｐ型ベース領域１３４ａに連結され、メイン半導体素子１１１のソース電位に固定されている。また、センス無効領域１１２ｂのｐ型ベース領域１３４ｂ’およびｐ⁺型領域１６２ｂ’は、メイン無効領域１０１ｂのセンス有効領域１１２ａを除く領域の全域に延在し、ソースパッド１２１ａ以外の電極パッド直下に配置されている。

ソースパッド１２１ａ以外の電極パッドは、メイン無効領域１０１ｂにおいて半導体基板１１０のおもて面上に設けられている。図１９には、ソースパッド１２１ａ、ゲートパッド１２１ｂ、ＯＣパッド１２２、および温度センス部１１３の電極パッド（アノードパッド１２３ａおよびカソードパッド１２３ｂ）を、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付す。符号１０２はエッジ終端領域である。

符号１３３ａ～１５０ａ，１６１ａ，１６２ａは、メイン半導体素子１１１を構成するトレンチゲート型ＭＯＳＦＥＴの各部である。符号１３３ｂ～１５０ｂ，１６１ｂ，１６２ｂは、電流センス部１１２を構成するトレンチゲート型ＭＯＳＦＥＴの各部である。符号１３１，１３２，１５１，１７０は、それぞれ、メイン半導体素子１１１および電流センス部１１２に共通のｎ⁺型ドレイン領域、ｎ^-型ドリフト領域、ドレイン電極およびフィールド絶縁膜である。

メイン半導体素子１１１におけるｐ⁺型領域１６１ａ、１６２ａは、トレンチ１３７ａ底部の電界を緩和するために設けられている。図示は省略しているが、ｐ⁺型領域１６２ａの一部を、トレンチ側に延在させることでｐ⁺型領域１６１ａに接続した構造となっている。これにより、ｐ⁺型領域１６２ａとｐ⁺型領域１６１ａとの電位を共通化して、安定化させている。また、電流センス部１１２においても、図示は省略しているが、メイン半導体素子１１１と同じ設計サイズで、ｐ⁺型領域１６２ｂの一部を、トレンチ側に延在させることでｐ⁺型領域１６１ｂに接続した構造としている。

また、大電流化に伴い、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成されるトレンチゲート構造はコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに信頼性を考慮して、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造を有することが必要になる。

従来の半導体装置として、半導体基板を貫き、かつ該半導体基板の所定部分を囲むように形成された格子欠陥を備え、センス素子のコレクターエミッタ間飽和電圧特性を正確に測定できる半導体装置が提案されている（例えば、下記特許文献１参照。）。また、センススイッチング素子が形成されている範囲のドリフト領域の結晶欠陥濃度が、メインスイッチング素子が形成されている範囲のドリフト領域の結晶欠陥濃度よりも濃くすることで、センス素子領域に負荷電流が流れるのを抑える半導体装置が提案されている（例えば、下記特許文献２参照。）。

特開２０１２－１８６２０６号公報 特開２０１７－１３９２９１号公報

しかしながら、従来の半導体装置１２０では、メイン無効領域１０１ｂのｐ型ベース領域１３４ｂ’がメイン半導体素子１１１のソース電位に電気的に接続されていることで、メイン無効領域１０１ｂのｐ型ベース領域１３４ｂ’およびｐ⁺型領域１６２ｂ’とｎ^-型ドリフト領域とのｐｎ接合で寄生ダイオードが形成される。センス無効領域１１２ｂのｐ型ベース領域１３４ｂ’はメイン無効領域１０１ｂの、センス有効領域１１２ａを除く領域のほぼ全域にわたって延在しているため、メイン無効領域１０１ｂの表面積が大きくなるほど、メイン無効領域１０１ｂのｐ型ベース領域１３４ｂ’で形成される寄生ダイオードの動作領域が大きくなる。

従来の半導体装置１２０がスイッチングする構成で回路装置に搭載された場合、メイン無効領域１０１ｂのｐ型ベース領域１３４ｂ’で形成される寄生ダイオードは、メイン半導体素子１１１がオフからオンにスイッチングしたときに、メイン半導体素子１１１のｐ型ベース領域１３４ａとｎ^-型ドリフト領域１３２とのｐｎ接合で形成される寄生ダイオードとともにターンオフする。このとき、メイン無効領域１０１ｂで発生した正孔（ホール）はセンス有効領域１１２ａに流入して、電流センス部１１２に正孔電流（逆回復電流）が集中する。したがって、メイン無効領域１０１ｂの表面積が大きいほど、電流センス部１１２に大電流が流れて電界集中し、電流センス部１１２が破壊しやすくなる。

この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に第１の第１導電型領域が設けられる。前記半導体基板の第１主面と前記第１の第１導電型領域との間に第１の第２導電型領域が設けられる。前記第１の第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする第１絶縁ゲート型電界効果トランジスタが設けられる。前記半導体基板の第１主面と前記第１の第１導電型領域との間であって、前記第１の第２導電型領域とは異なる領域に第２の第２導電型領域が設けられる。前記第１の第１導電型領域をドリフト領域とし、前記第２の第２導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタが設けられる。前記第２の第２導電型領域および前記第１の第１導電型領域の内部に低ライフタイム領域が設けられる。前記低ライフタイム領域は、前記第２絶縁ゲート型電界効果トランジスタの周囲に設けられ、深さ方向に傾斜を有し、前記第２の第２導電型領域側の第１表面が、前記第１の第１導電型領域側の第２表面より広い。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、シリコンよりもバンドギャップの広い半導体からなる第１導電型出発基板のおもて面に前記第１の第１導電型領域を設けられたものであり、前記低ライフタイム領域は、前記第１導電型出発基板に達していないことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第２表面が階段状の形状を有していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁ゲート型電界効果トランジスタのセルが配置された第１有効領域と、前記第２絶縁ゲート型電界効果トランジスタのセルが配置された第２有効領域と、を除く無効領域において、前記半導体基板の第１主面と前記第１の第１導電型領域との間に、前記第２有効領域と離れて設けられ、前記第２有効領域の周囲を囲み、かつ前記第１の第２導電型領域に電気的に接続された第３の第２導電型領域を備え、前記第３の第２導電型領域の前記半導体基板側の表面は、前記第１の第２導電型領域および前記第２の第２導電型領域の前記半導体基板側の表面より、前記半導体基板側にあることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁ゲート型電界効果トランジスタのセルが配置された第１有効領域と、前記第２絶縁ゲート型電界効果トランジスタのセルが配置された第２有効領域と、を除く無効領域において、前記半導体基板の第１主面と前記第１の第１導電型領域との間に、前記第２有効領域と離れて設けられ、前記第２有効領域の周囲を囲み、かつ前記第１の第２導電型領域に電気的に接続された第３の第２導電型領域を備え、前記第３の第２導電型領域の前記半導体基板側の表面の前記第２の第２導電型領域側に第４の第２導電型領域が選択的に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、ヘリウムまたはプロトンが注入された領域であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする。

上述した発明によれば、センス有効領域内に低ライフタイム領域が設けられている。低ライフタイム領域内では、正孔のライフタイムが減少するため、メイン無効領域のセンス無効領域で発生した正孔（ホール）は、低ライフタイム領域により減少して、電流センス部のｎ^-型ドリフト領域中で発生する正孔電流の電流量を小さくすることができ、寄生ダイオードの順方向電圧を高めることができる。この構成とすることで、寄生ダイオードがオフした際の過剰な電流が電流センス部に流入せず、電流センス部のＥＳＤ耐量が高くなり、逆回復耐量を改善することができる。

本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置であって、寄生ダイオードの逆回復耐量を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 図１の活性領域の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の等価回路を示す回路図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施例の逆回復耐量による遮断電流の電流量を示す特性図である。 従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１９の活性領域の断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、センス有効領域（第２有効領域）１２ａのｐ型ベース領域（第２の第２導電型領域）３４ｂと、メイン無効領域１ｂのｐ型低ドーズ領域（第３の第２導電型領域）６３と、を異なるハッチングで示す（図１３～１７においても同様）。

図１に示す実施の形態１にかかる半導体装置２０は、同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子（第１絶縁ゲート型電界効果トランジスタ）１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部を有する。メイン半導体素子１１は、オン状態で、半導体基板１０の深さ方向Ｚにドリフト電流が流れる縦型ＭＯＳＦＥＴである。メイン半導体素子１１は、ソースパッド（第１ソースパッド）２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

メイン半導体素子１１の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子１１は、実施の形態１にかかる半導体装置２０の主動作を行う。メイン半導体素子１１は、活性領域１の有効領域（メイン有効領域：第１有効領域）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占めている。

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部（第２絶縁ゲート型電界効果トランジスタ）１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは、例えば略矩形状の平面形状を有し、メイン有効領域１ａとエッジ終端領域２との間に配置される。

エッジ終端領域２は、活性領域１と半導体基板１０の端部との間の領域であり、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。

ソースパッド２１ａ以外の電極パッドは、エッジ終端領域２から離れて、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッド（第２ソースパッド）とする）２２、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状であり、後述する端子ピン４８ｂやワイヤーの接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す（図１３～１７においても同様）。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図１３～１７においても同様。図１３，１４，１６，１７においてはＳ，ＧおよびＯＣのみを図示）。

電流センス部１２は、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

電流センス部１２の単位セルは、ＯＣパッド２２の直下の一部の領域（以下、センス有効領域とする）１２ａに配置されている。センス有効領域１２ａは、例えば矩形状の平面形状を有する。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

センス有効領域１２ａの表面積は、メイン有効領域１ａの表面積の１／１０００以下であることがよく、好ましくは１／１００００以下であることがよい。なお、センス有効領域１２ａおよびメイン有効領域１ａの各表面積としては、各々の領域１２ａ，１ａに含まれるｎ⁺型ソース領域３５ｂ，３５ａの総面積を用いることができる。また、センス有効領域１２ａおよびメイン有効領域１ａの各表面積として、各々の領域１２ａ，１ａに含まれる単位セルの総数を用いてもよい。

センス有効領域１２ａの表面積をメイン有効領域１ａの表面積に対して上記比率とする理由は、次の通りである。センス有効領域１２ａの表面積が大きくなるほど、電流センス部１２のオン抵抗による導通損失が増大する。センス有効領域１２ａの表面積をメイン有効領域１ａの表面積に対して上記比率の範囲内にすることで、電流センス部１２の導通損失を、実施の形態１にかかる半導体装置２０の全体の導通損失に対して無視できる程度に小さくすることができるからである。

また、ＯＣパッド２２の直下において、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。センス無効領域１２ｂのほぼ全域において、半導体基板１０のおもて面の表面領域には、ｐ型低ドーズ領域６３が設けられている。ｐ型低ドーズ領域６３は、センス有効領域１２ａと離れて配置され、センス有効領域１２ａの周囲を略矩形状に囲む。

ｐ型低ドーズ領域６３は、例えば、メイン無効領域１ｂのセンス有効領域１２ａを除く領域のほぼ全域へ延在し、ソースパッド２１ａ以外の電極パッド直下にも配置されている。ｐ型低ドーズ領域６３は、メイン無効領域１ｂのセンス有効領域１２ａを除く、半導体基板１０のおもて面のほぼ全面を絶縁膜（後述するフィールド絶縁膜７０：図２～４参照）で覆われた領域において、半導体基板１０のおもて面内で電界を均一にして耐圧を向上させる機能を有する。

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面のフィールド絶縁膜７０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されてもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成されてもよい。

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。

次に、実施の形態１にかかる半導体装置２０の活性領域１の断面構造について説明する。図２～４は、図１の活性領域の断面構造を示す断面図である。図２～４には、メイン有効領域１ａおよび電流センス部１２の断面構造（切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４－Ｘ５における断面構造）を示す。

図２～４では、メイン有効領域１ａおよびセンス有効領域１２ａでそれぞれ単位セルの一部のみを示すが、メイン有効領域１ａおよびセンス有効領域１２ａの単位セルはすべて同じ構造を有する。

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側にＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を備えたＭＯＳＦＥＴである。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ、４８ｂ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造を有していてもよい。

半導体基板１０は、炭化珪素からなるｎ⁺型出発基板（半導体基板）３１上にｎ^-型ドリフト領域（第１の第１導電型領域）３２およびｐ型ベース領域（第１の第２導電型領域）３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させたエピタキシャル基板である。メイン半導体素子１１は、半導体基板１０のおもて面側に設けられたｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される一般的なＭＯＳゲートを有する。

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ^-型炭化珪素層７１に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な方向に延びるストライプ状に配置されている。図２～４には、電極パッド２１ｂ，２３ａ，２３ｂ，２２が並ぶ第１方向Ｘ（図１参照）に延びるストライプ状のトレンチ３７ａを示す。符号Ｙは、半導体チップのおもて面に平行でかつ第１方向と直交する方向である。

トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合う２つのトレンチ３７ａ間（メサ領域）において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａの間に設けられている。

ｎ⁺型ソース領域３５ａは、ｐ⁺⁺型コンタクト領域３６ａよりもトレンチ３７ａ側に設けられている。ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｎ⁺型ソース領域３５ａよりもトレンチ３７ａから離れた箇所で、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達し、半導体基板１０のおもて面に露出されている。

半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域（ｎ⁺型出発基板３１（第１導電型出発基板））に近い位置に、ｐ型ベース領域３４ａに接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域に近い位置に、第２ｐ⁺型領域６１ａおよび第１ｐ⁺型領域６２ａが設けられている。第２ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離して設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。

第１ｐ⁺型領域６２ａは、第２ｐ⁺型領域６１ａおよびトレンチ３７ａと離してメサ領域に設けられ、ｐ型ベース領域３４ａに接する。第１，２ｐ⁺型領域６２ａ，６１ａは、ｐ型ベース領域３４ａを介してメイン半導体素子１１のソース電位に固定されている。第１，２ｐ⁺型領域６２ａ，６１ａは、トレンチ３７ａの底面にかかる電界を緩和させる機能を有する。

層間絶縁膜４０は、半導体基板１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲートランナーは、エッジ終端領域２において半導体基板のおもて面上にフィールド絶縁膜７０を介して設けられ、活性領域１の周囲を略矩形状に囲むゲートポリシリコン層である。

層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。第１コンタクトホール４０ａの内部において、半導体基板１０のおもて面上に、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。

ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合には、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

メイン有効領域１ａにおいて、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、バリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面のみに設けられ、層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタル４６ａは、例えば、温度センス部１３には設けられていない。

ソースパッド（第１ソースパッド）２１ａは、第１コンタクトホール４０ａに埋め込まれ、かつ第２Ｔｉ膜４５ａの表面全面に設けられている。ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続され、メイン半導体素子１１のソース電極として機能する。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜またはＡｌ合金膜である。

具体的には、ソースパッド２１ａをＡｌ合金膜とする場合、ソースパッド２１ａは、例えば、シリコンを全体の５％以下程度含むアルミニウム－シリコン（Ａｌ－Ｓｉ）膜であってもよいし、シリコンを全体の５％以下程度および銅（Ｃｕ）を全体の５％以下程度含むアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよいし、銅を全体の５％以下程度含むアルミニウム－銅（Ａｌ－Ｃｕ）膜であってもよい。

ソースパッド２１ａ上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。

端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われ、めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

このように半導体基板１０のおもて面に端子ピン４８ａを接合し、かつ裏面を金属ベース板に接合することで、実施の形態１にかかる半導体装置２０は、半導体基板１０の両面それぞれに冷却構造を備えた両面冷却構造となっている。すなわち、半導体基板１０で発生した熱は、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域（第２の第２導電型領域）３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。電流センス部１２のｐ型ベース領域３４ｂは、メイン半導体素子１１のｐ型ベース領域３４ａと同様にｐ型炭化珪素層７２で構成されている。

電流センス部１２においても、メイン半導体素子１１と同様に、ｐ⁺⁺型コンタクト領域３６ｂは設けられていなくてもよい。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂを有していてもよい。また、電流センス部１２は、メイン半導体素子１１と同様に、第４ｐ⁺型領域６１ｂおよび第３ｐ⁺型領域６２ｂを有している。電流センス部１２のゲート電極３９ｂは、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。電流センス部１２のゲート電極３９ｂは、層間絶縁膜４０に覆われている。

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。第２コンタクトホール４０ｂの内部には、メイン半導体素子１１と同様に、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されたＮｉＳｉ膜４１ｂが設けられている。

ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合には、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。センス有効領域１２ａにおいて層間絶縁膜４０の表面全面およびＮｉＳｉ膜４１ｂの表面全面に、メイン半導体素子１１と同様にバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

ＯＣパッド２２は、第２コンタクトホール４０ｂに埋め込まれるように、バリアメタル４６ｂの表面全面に設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介して電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、電流センス部１２のソース電極として機能する。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で形成されている。

メイン無効領域１ｂのセンス無効領域１２ｂにおいて、半導体基板１０のおもて面の表面領域に、上述したようにｐ型低ドーズ領域６３が設けられている。ｐ型低ドーズ領域６３は、センス無効領域１２ｂにおける半導体基板１０の表面領域に設けられたｐ^-型領域６４で構成されている。図２～４には、半導体基板１０のおもて面から、メイン半導体素子１１のｎ型電流拡散領域３３ａよりもｎ⁺型ドレイン領域に近い位置に達するｐ^-型領域６４で構成されたｐ型低ドーズ領域６３を示す。メイン無効領域１ｂの、センス有効領域１２ａを除く領域、および、エッジ終端領域２には、半導体基板１０のおもて面上の全面に、一様な厚さでフィールド絶縁膜７０が設けられている。

センス無効領域１２ｂにおいて、フィールド絶縁膜７０上には、センス有効領域１２ａからバリアメタル４６ｂおよびＯＣパッド２２が延在している。センス無効領域１２ｂにおいて、ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。ＯＣパッド２２上の端子ピン４８ｂは、ソースパッド２１ａ上の端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。

端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体１５（図５参照）を介してＯＣパッド２２を接地電位に接続する。端子ピン４８ｂをセンス無効領域１２ｂに配置することで、端子ピン４８ｂの接合時に生じる圧力が電流センス部１２の単位セルにかかることを抑制可能である。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。

温度センス部１３のｐ型アノード領域およびｎ型カソード領域およびフィールド絶縁膜７０は、層間絶縁膜４０に覆われている。アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、層間絶縁膜４０の第３，４コンタクトホール（不図示）において温度センス部１３のｐ型アノード領域およびｎ型カソード領域に接する。アノードパッド２３ａおよびカソードパッド２３ｂの材料は、例えば、ソースパッド２１ａと同じである。

アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン（不図示）が接合されている。これらの端子ピンは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子であり、所定の直径を有する丸棒状の配線部材である。温度センス部１３の直下において、半導体基板１０のおもて面の表面領域に、上述したｐ型低ドーズ領域６３が延在している。

ゲートパッド２１ｂは、フィールド絶縁膜７０上に設けられている。ゲートパッド２１ｂとフィールド絶縁膜７０との間に、バリアメタル４６ａと同じ積層構造でバリアメタル（不図示）が設けられていてもよい。ゲートパッド２１ｂの材料は、例えばソースパッド２１ａと同じである。

ゲートパッド２１ｂ上にも、例えばソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン（不図示）が接合されている。ゲートパッド２１ｂ上の端子ピンは、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子であり、所定の直径を有する丸棒状の配線部材である。

ゲートパッド部１４の直下にも、温度センス部１３の直下と同様に、半導体基板１０のおもて面の表面領域に、ｐ型低ドーズ領域６３が延在している。ｐ型低ドーズ領域６３は、メイン無効領域１ｂの、センス有効領域１２ａを除く領域で、メイン半導体素子１１のｐ型ベース領域３４ａに連結されていてもよい。ｐ型低ドーズ領域６３と半導体基板１０のおもて面との間に、ｐ⁺⁺型コンタクト領域（不図示）が設けられていてもよい。

実施の形態１では、電流センス部１２のセンス有効領域１２ａとセンス無効領域１２ｂとの境界部分において、センス有効領域１２ａおよびセンス無効領域１２ｂ内の双方にかかるように低ライフタイム領域９０が設けられている。低ライフタイム領域９０は、ヘリウム（Ｈｅ）やプロトン（Ｈ⁺）を注入することにより形成された格子欠陥が設けられた領域である。格子欠陥は、キャリアの再結合中心として働くため、低ライフタイム領域９０内の正孔のライフタイムが減少し、正孔電流を減少させることができる。

低ライフタイム領域９０は、センス有効領域１２ａに設けられた縦型ＭＯＳＦＥＴの周囲に設けられ、トレンチ３７ｂのゲート絶縁膜３８ｂに接していない。例えば、低ライフタイム領域９０は、ｐ^-型領域６４、ｎ^-型領域３２ｂおよびｐ型ベース領域３４ｂ側の第１表面側から、深さ方向に傾斜を有し、第１表面は、ｎ⁺型出発基板３１側の第２表面よりも面積が広くなっている。また、低ライフタイム領域９０はｎ⁺型出発基板３１に達しないことが好ましい。第１表面は、半導体基板１０のおもて面側からみて、半導体基板１０のおもて面に平行な方向に延びるストライプ状の略矩形である。また、第２表面は、半導体基板１０のおもて面側からみて、半導体基板１０のおもて面に平行な方向に延びる略線状の矩形である。

寄生ダイオード１６ｂが導通した際、センス無効領域１２ｂからセンス有効領域１２ａに流入する正孔は、半導体基板１０の表面（半導体素子構造が設けられる側）側に、半導体基板１０の裏面（ドレイン電極が設けられる側）よりも多く流入する。このため、低ライフタイム領域９０は、半導体基板１０の表面側の方を、半導体基板１０の裏面側よりも、幅を大きく形成する。低ライフタイム領域９０は、図２に示すように、半導体基板１０の表面側から、半導体基板１０の裏面側に幅がＹ軸方向に向かって徐々に狭くなる三角形状であることが好ましい。格子欠陥が存在するとオン抵抗が上昇するため、正孔流入量が少ない半導体基板１０の裏面側の幅を狭くしている。

また、図２のように、低ライフタイム領域９０の、トレンチ３７ｂのゲート絶縁膜３８ｂ側の面は、半導体基板１０の側面からみて、平坦になっており、トレンチ３７ｂのゲート絶縁膜３８ｂ側と反対側の面は、半導体基板１０の側面からみて、斜めになっていてもよい。低ライフタイム領域９０は、半導体装置の特性を劣化させないために、ゲート絶縁膜３８ｂおよびｎ⁺型出発基板３２に達しないように設けられている。

また、低ライフタイム領域９０は、トレンチ３７ｂのゲート絶縁膜３８ｂに近づくにつれて、深さが段階的に深くなる形状でもかまわない。例えば、低ライフタイム領域９０は、複数の略矩形の集まりからなり、深さが徐々に深くなる略矩形の組み合わせであってもよい。この場合、低ライフタイム領域９０の第１表面は、傾斜のない平坦な形状であり、第２表面は、階段状の形状となる。

図３および図４は、実施の形態１の半導体装置の他の例を示す。図３および図４に示すように、図２と同様にセンス有効領域１２ａおよびセンス無効領域１２ｂ内に低ライフタイム領域９０が設けられている。

図３では、センス無効領域１２ｂのｐ型低ドーズ領域６３が、メイン半導体素子１１およびセンス有効領域１２ａのｐ型領域よりも厚く、ｎ⁺型出発基板３２側に深くなっている。ここで、ｐ型領域とは、第２ｐ⁺型領域６１ａ、第１ｐ⁺型領域６２ａ、第４ｐ⁺型領域６１ｂおよび第３ｐ⁺型領域６２ｂであり、これらの領域が設けられない場合は、ｐ型ベース領域３４ａ、３４ｂである。

これにより、図３の半導体装置では、ｐ型低ドーズ領域６３とｎ^-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１６ｂが、図２の半導体装置よりｎ⁺型出発基板３１に近づく。これにより、寄生ダイオードが導通した際の電界のピークをｎ⁺型出発基板３１側に移動させることができる。このため、センス有効領域１２ａに流入する電流を少なくして、寄生ダイオードの逆回復耐量を向上させることができる。

図４では、センス無効領域１２ｂ内にｐ型拡張領域（第４の第２導電型領域）９１が設けられている。ｐ型拡張領域９１は、一方の面がｐ型低ドーズ領域６３に接し、ｐ型低ドーズ領域６３より幅が狭く、センス有効領域１２ａ側に設けられている。ｐ型拡張領域９１により、ｐ型拡張領域９１の他方の面とｎ^-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１６ｃが、図２の半導体装置よりｎ⁺型出発基板３１に近づく。これにより、寄生ダイオードが導通した際の電界のピークをｎ⁺型出発基板３１側に移動させることができる。このため、センス有効領域１２ａに流入する電流を少なくして、寄生ダイオードの逆回復耐量を向上させることができる。

次に、実施の形態１にかかる半導体装置２０の動作について説明する。図５は、実施の形態１にかかる半導体装置の等価回路を示す回路図である。図５に示すように、電流センス部１２は、メイン半導体素子１１を構成する複数のＭＯＳＦＥＴの単位セルに並列に接続されている。メイン半導体素子１１に流れるメイン電流に対する電流センス部１２に流れるセンス電流の比率（以下、電流センス比率とする）は、予め設定されている。

電流センス比率は、例えば、メイン半導体素子１１と電流センス部１２とで単位セルの個数を変える等により設定可能である。電流センス部１２には、電流センス比率に応じてメイン半導体素子１１を流れるメイン電流よりも小さいセンス電流が流れる。メイン半導体素子１１のソースは、接地電位の接地点ＧＮＤに接続されている。電流センス部１２のソースと接地点ＧＮＤとの間には、外部部品である抵抗体１５が接続されている。

メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにしきい値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ｎ⁺型ソース領域３５ａとｎ型電流拡散領域３３ａとに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子１１がオンする。

このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにしきい値電圧以上の電圧が印加されると、センス有効領域１２ａのｐ型ベース領域３４ｂの、ｎ⁺型ソース領域３５ｂとｎ型電流拡散領域３３ｂとに挟まれた部分にｎ型の反転層が形成される。それによって、電流センス部１２のドレインからソースへ向かってセンス電流が流れ、電流センス部１２がオンする。

センス電流は、電流センス部１２のソースに接続された抵抗体１５を通って接地点ＧＮＤへと流れる。これによって、抵抗体１５で電圧降下が生じる。メイン半導体素子１１に過電流が印加された場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流が大きくなり、抵抗体１５での電圧降下も大きくなる。この抵抗体１５での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

一方、メイン半導体素子１１のゲート電極３９ａにしきい値電圧未満の電圧が印加されたときには、メイン半導体素子１１の第１，２ｐ⁺型領域６２ａ，６１ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２との間のｐｎ接合が逆バイアスされる。電流センス部１２のゲート電極３９ｂにも、しきい値電圧未満の電圧が印加され、電流センス部１２の第３，４ｐ⁺型領域６２ｂ，６１ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２との間のｐｎ接合も逆バイアスされる。これによって、メイン半導体素子１１のメイン電流および電流センス部１２のセンス電流が遮断され、メイン半導体素子１１および電流センス部１２はオフ状態を維持する。

メイン半導体素子１１のオフ時に、メイン半導体素子１１のソース電極に対して負の電圧がドレイン電極５１に印加されると、活性領域１のメイン有効領域１ａにｐ型ベース領域３４ａおよび第１，２ｐ⁺型領域６２ａ，６１ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１６ａが導通する。メイン無効領域１ｂの、センス有効領域１２ａを除く領域にｐ型低ドーズ領域６３とｎ^-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１６ｂ（図２～４参照）が導通する。これらの寄生ダイオード１６ａ，１６ｂは、メイン半導体素子１１の寄生ダイオード１６である。

エッジ終端領域２に素子分離のためのｐ型領域とｎ^-型ドリフト領域３２とのｐｎ接合で形成される寄生ダイオードも導通する。また、電流センス部１２のオフ時、電流センス部１２のソース電極に対して負の電圧がドレイン電極５１に印加され、活性領域１のメイン無効領域１ｂのセンス有効領域１２ａにｐ型ベース領域３４ｂおよび第３，４ｐ⁺型領域６２ｂ，６１ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２との間のｐｎ接合で形成される寄生ダイオード１７が導通する。

このとき、メイン無効領域１ｂのセンス無効領域１２ｂで発生した正孔（ホール）はセンス有効領域１２ａに流入するが、低ライフタイム領域９０により、正孔（ホール）が減少して、電流センス部１２のｎ^-型ドリフト領域３２中で発生する正孔電流（電流センス部１２の寄生ダイオード１６ｂの逆回復電流）の電流量が小さくなり、寄生ダイオード１６ｂの順方向電圧を高めることができる。この構成とすることで、寄生ダイオード１６ｂがオフした際の過剰な電流が電流センス部１２に流入せず、電流センス部１２のＥＳＤ耐量が高くなり、逆回復耐量を改善することができる。

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図６～１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図６～１１には、メイン半導体素子１１のみを示すが、メイン半導体素子１１と同一の半導体基板１０に作製（製造）されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。電流センス部１２、温度センス部１３およびゲートパッド部１４の各部の形成については図１～４を参照して説明する。

まず、図６に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）３１を用意する。ｎ⁺型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ⁺型出発基板３１のおもて面に、ｎ⁺型出発基板３１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７１の厚さｔ１１は、例えば３０μｍ程度であってもよい。

次に、図７に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいて、ｎ^-型炭化珪素層７１の表面領域に、第２ｐ⁺型領域６１ａおよびｐ⁺型領域８１をそれぞれ選択的に形成する。このｐ⁺型領域８１は、第１ｐ⁺型領域６２ａの一部である。第２ｐ⁺型領域６１ａとｐ⁺型領域８１とは、例えば図１の第１方向Ｘに交互に繰り返し配置される。

互いに隣り合う第２ｐ⁺型領域６１ａとｐ⁺型領域８１との間の距離ｄ２は、例えば１．５μｍ程度であってもよい。第２ｐ⁺型領域６１ａおよびｐ⁺型領域８１の深さｄ１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度であってもよい。そして、第２ｐ⁺型領域６１ａおよびｐ⁺型領域８１の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたって、ｎ^-型炭化珪素層７１の表面領域にｎ型領域８２を形成する。ｎ型領域８２は、例えば、第２ｐ⁺型領域６１ａとｐ⁺型領域８１との間に、これらの領域に接して形成される。ｎ型領域８２の深さｄ３および不純物濃度は、例えばそれぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度であってもよい。

このｎ型領域８２は、ｎ型電流拡散領域３３ａの一部である。ｎ^-型炭化珪素層７１の、ｎ型領域８２、第２ｐ⁺型領域６１ａおよびｐ⁺型領域８１と、ｎ⁺型出発基板３１と、に挟まれた部分がｎ^-型ドリフト領域３２となる。そして、ｎ型領域８２の形成に用いたイオン注入用マスク（不図示）を除去する。ｎ型領域８２と、第２ｐ⁺型領域６１ａおよびｐ⁺型領域８１と、の形成順序を入れ替えてもよい。

次に、図８に示すように、ｎ^-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍの厚さｔ１２でエピタキシャル成長させて、ｎ^-型炭化珪素層７１の厚さを厚くする。

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７１の厚さを増した部分７１ａに、ｐ⁺型領域８１に達する深さでｐ⁺型領域８３を選択的に形成する。深さ方向Ｚに互いに隣接するｐ⁺型領域８１，８３同士が連結されて第１ｐ⁺型領域６２ａが形成される。ｐ⁺型領域８３の幅および不純物濃度は、例えばｐ⁺型領域８１と略同じである。そして、ｐ⁺型領域８３の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型領域８２に達する深さでｎ型領域８４を選択的に形成する。ｎ型領域８４の不純物濃度は、例えばｎ型領域８２と略同じである。深さ方向Ｚに互いに隣接するｎ型領域８２，８４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域８３とｎ型領域８４との形成順序を入れ替えてもよい。そして、ｎ型領域８４の形成に用いたイオン注入用マスク（不図示）を除去する。

次に、図９に示すように、ｎ^-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ１３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度であってもよい。これにより、ｎ⁺型出発基板３１上にエピタキシャル成長によりｎ^-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体基板（半導体ウエハ）１０が形成される。

次に、フォトリソグラフィ、イオン注入およびイオン注入用マスクの除去を１組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層７２に、メイン有効領域１ａにおいてメイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａの形成順序を入れ替えてもよい。メイン有効領域１ａにおいて、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７１と、に挟まれた部分がｐ型ベース領域３４ａとなる。上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６２ａ，６１ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、不純物活性化のための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

次に、図１０に示すように、フォトリソグラフィおよび例えばドライエッチングにより、ｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、ｎ型電流拡散領域３３ａの内部の第２ｐ⁺型領域６１ａに達する深さとする。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。そして、エッチング用マスクを除去する。

次に、図１１に示すように、半導体基板１０の表面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。次に、トレンチ３７ａの内部において、ゲート絶縁膜３８ａ上に、ゲート電極３９ａとして例えばリンドープのポリシリコン層を形成する。

メイン半導体素子１１以外のすべての素子（例えば電流センス部１２や、温度センス部１３および過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子１１の各部の形成においてメイン半導体素子１１の対応する各部と同時に、半導体基板１０のメイン無効領域１ｂに形成すればよい。

例えば、半導体基板１０に配置される各素子の拡散領域は、メイン半導体素子１１を構成する拡散領域のうちの導電型、不純物濃度および拡散深さの同じ拡散領域と同時に形成すればよい。また、半導体基板１０に配置される素子のゲートトレンチ、ゲート絶縁膜およびゲート電極は、それぞれメイン半導体素子１１のトレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａと同時に形成すればよい。

ｐ型低ドーズ領域６３は、メイン半導体素子１１のｐ型ベース領域３４ａおよび第１，２ｐ⁺型領域６２ａ，６１ａのいずれか１つ以上の組み合わせで構成されてもよい。また、ｐ型低ドーズ領域６３を、ｐ型ベース領域３４ａや第１，２ｐ⁺型領域６２ａ，６１ａと同時に多段（複数回）のイオン注入で形成する場合、ｐ型低ドーズ領域６３の形成領域へのイオン注入の段数（回数）を減らすことで、ｐ型低ドーズ領域６３の総ドーズ量を制御してもよい。

また、ｐ型低ドーズ領域６３は、メイン半導体素子１１のｐ型ベース領域３４ａおよび第１，２ｐ⁺型領域６２ａ，６１ａを形成するためのイオン注入と異なる新たなイオン注入により形成されてもよい。さらに、メイン無効領域１ｂにおいて半導体基板１０のおもて面の表面領域にｎ^-型領域３２ｂを形成して、当該ｎ^-型領域３２ｂにより、ｐ型低ドーズ領域６３とセンス有効領域１２ａとを分離する。

次に、半導体基板１０のおもて面上に、フィールド絶縁膜７０を形成する。フィールド絶縁膜７０は、ゲート絶縁膜３８ａの前に形成されてもよい。次に、一般的な方法により、フィールド絶縁膜７０上にゲートランナー（不図示）を形成する。温度センス部１３をポリシリコンダイオードとする場合、例えば、ゲートランナーと同時にフィールド絶縁膜７０上に形成してもよい。

次に、半導体基板１０のおもて面全面に層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。層間絶縁膜４０の厚さは、例えば１μｍ程度であってもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａ，３８ｂを選択的に除去して、第１，２コンタクトホール４０ａ，４０ｂを形成する。

このとき、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出する第１コンタクトホール４０ａを形成する。センス有効領域１２ａに、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出する第２コンタクトホール４０ｂを形成する。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。

次に、例えばスパッタリングにより、半導体基板１０のおもて面の全面に、第１ＴｉＮ膜４２ａ，４２ｂを形成する。第１ＴｉＮ膜４２ａ，４２ｂは、層間絶縁膜４０の表面全面を覆うとともに、半導体基板１０のおもて面の、第１，２コンタクトホール４０ａ，４０ｂに露出された部分（ｎ⁺型ソース領域３５ａ，３５ｂおよびｐ⁺⁺型コンタクト領域３６ａ，３６ｂ）を覆う。

次に、フォトリソグラフィおよびエッチングにより、第１ＴｉＮ膜４２ａ，４２ｂの、第１，２コンタクトホール４０ａ，４０ｂの内部において半導体基板１０を覆う部分を除去して、ｎ⁺型ソース領域３５ａ，３５ｂおよびｐ⁺⁺型コンタクト領域３６ａ，３６ｂを再度露出させる。これによって、第１ＴｉＮ膜４２ａ，４２ｂを、バリアメタル４６ａ，４６ｂとして層間絶縁膜４０の表面全面に残す。

次に、例えばスパッタリングにより、第１，２コンタクトホール４０ａ，４０ｂに露出される半導体部（半導体基板１０のおもて面）上にＮｉ膜（不図示）を形成する。このとき、第１ＴｉＮ膜４２ａ，４２ｂ上にもＮｉ膜が形成される。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜の、半導体部との接触箇所をシリサイド化して、半導体部にオーミック接触するＮｉＳｉ膜４１ａ，４１ｂを形成する。

このニッケルのシリサイド化のための熱処理時、層間絶縁膜４０とＮｉ膜との間に第１ＴｉＮ膜４２ａ，４２ｂが配置されていることで、Ｎｉ膜中のニッケル原子の層間絶縁膜４０内への拡散を防止することができる。Ｎｉ膜の、層間絶縁膜４０上の部分は、半導体部に接触していないため、シリサイド化されない。その後、Ｎｉ膜の、層間絶縁膜４０上の部分を除去し、層間絶縁膜４０を露出させる。

次に、半導体基板１０の裏面に、例えばＮｉ膜を形成する。次に、例えば９７０℃程度での熱処理により、Ｎｉ膜をシリサイド化し、ドレイン電極５１として、半導体部（半導体基板１０の裏面）にオーミック接触するＮｉＳｉ膜を形成する。ドレイン電極５１となるＮｉＳｉ膜を形成する際のシリサイド化のための熱処理は、半導体基板１０のおもて面のＮｉＳｉ膜４１ａ，４１ｂを形成するための熱処理と同時に行ってもよい。

次に、スパッタリングにより、半導体基板１０のおもて面上に、バリアメタル４６ａ，４６ｂとなる第１Ｔｉ膜４３ａ，４３ｂ、第２ＴｉＮ膜４４ａ，４４ｂおよび第２Ｔｉ膜４５ａ，４５ｂと、ソースパッド２１ａ、ゲートパッド２１ｂおよびＯＣパッド２２となるＡｌ膜（またはＡｌ合金膜）と、を順に積層する。Ａｌ膜の厚さは、例えば５μｍ以下程度である。

次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上に堆積した金属膜をパターニングして、バリアメタル４６ａ，４６ｂ、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、過電圧保護部のＯＶパッド（不図示）、および演算回路部の電極パッド（不図示）となる部分を残す。

温度センス部１３のアノードパッド２３ａおよびカソードパッド２３ｂは、ソースパッド２１ａと同時に形成されてもよいし、ソースパッド２１ａと異なるタイミングで形成されてもよい。次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

次に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１０のおもて面をポリイミド膜で保護する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ、４９ｂを形成するとともに、これら第１保護膜４９ａ、４９ｂを開口する。

次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ、４９ｂの開口部に露出する部分にめっき膜４７ａ、４７ｂを形成する。このとき、第１保護膜４９ａ、４９ｂは、めっき膜４７ａ、４７ｂの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ、４７ｂの厚さは、例えば５μｍ程度であってもよい。

次に、例えばＣＶＤ法により、めっき膜４７ａ、４７ｂと第１保護膜４９ａ、４９ｂとの各境界を覆う第２保護膜５０ａ、５０ｂとなるポリイミド膜を形成する。次に、めっき膜４７ａ、４７ｂ上に、それぞれはんだ層（不図示）により端子ピン４８ａ、４８ｂを接合する。このとき、第２保護膜５０ａ、５０ｂは、はんだ層の濡れ広がりを抑制するマスクとして機能する。

次に、図１２に示すように、ヘリウムまたはプロトンを斜め注入して、低ライフタイム領域９０を形成する。この際、低ライフタイム領域９０の形状が、図１２のような三角形状になるように、半導体装置２０の表面に、例えばＣＶＤ法によりポリイミド膜を形成して、ヘリウムまたはプロトンの飛程を調節する。例えば、半導体装置２０の表面に、トレンチ３７ｂのゲート絶縁膜３８ｂに近づくにつれて、ポリイミド膜の厚さを徐々に厚く形成し、ヘリウムまたはプロトンを斜め注入することにより、低ライフタイム領域９０の形状を、図１２のような三角形状にすることができる。また、ヘリウムの場合、ヘリウムの飛程は、ポリイミド膜の厚さの半分程度となる。例えば、ヘリウムの飛程を３０μｍにする場合は、ポリイミド膜の厚さを６０μｍにすればよい。

また、低ライフタイム領域９０が、複数の略矩形の集まりからなる場合、ヘリウムまたはプロトンを半導体装置２０の表面と垂直に注入してもよい。この場合も、半導体装置２０の表面に、例えばＣＶＤ法によりポリイミド膜を形成して、ヘリウムまたはプロトンの飛程を調節する。例えば、半導体装置２０の表面に、電流センス部１２のトレンチ３７ｂのゲート絶縁膜３８ｂに近づくにつれて、ポリイミド膜の厚さを段階的に薄く形成し、ヘリウムまたはプロトンを垂直に注入することにより、低ライフタイム領域９０の形状を、トレンチ３７ｂのゲート絶縁膜３８ｂに近づくにつれて、深さが段階的に深くなる形状にすることができる。

その後、半導体基板１０をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示す半導体装置２０が完成する。

以上、説明したように、実施の形態１によれば、センス有効領域内に低ライフタイム領域が設けられている。低ライフタイム領域内では、正孔のライフタイムが減少するため、メイン無効領域のセンス無効領域で発生した正孔（ホール）は、低ライフタイム領域により減少して、電流センス部のｎ^-型ドリフト領域中で発生する正孔電流の電流量を小さくすることができ、寄生ダイオードの順方向電圧を高めることができる。この構成とすることで、寄生ダイオードがオフした際の過剰な電流が電流センス部に流入せず、電流センス部のＥＳＤ耐量が高くなり、逆回復耐量を改善することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１３は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置９１が実施の形態１にかかる半導体装置２０（図１～４参照）と異なる点は、同一の半導体基板１０の活性領域１に、メイン半導体素子１１および電流センス部１２のみを備える点である。

すなわち、実施の形態２においては、メイン無効領域１ｂにゲートパッド２１ｂおよびＯＣパッド２２のみが配置されている。このため、メイン半導体素子１１と同一の半導体基板１０に、メイン半導体素子１１を保護・制御するための回路部として、電流センス部１２とともに、電流センス部１２以外の高機能部も配置されている場合と比べて、メイン無効領域１ｂの表面積が小さくなっている。

メイン無効領域１ｂの表面積を小さくした分だけ、メイン有効領域１ａの表面積を大きくして、実施の形態２にかかる半導体装置９１の電流能力を向上させることができる。実施の形態２においては、例えば、メイン有効領域１ａは、一部が内側に凹んだ略矩形状の平面形状を有していてもよい。メイン無効領域１ｂは、メイン有効領域１ａの凹部に配置され、メイン有効領域１ａに３辺を囲まれた略矩形状の平面形状を有していてもよい。

実施の形態２において、メイン有効領域１ａおよび電流センス部１２の断面構造（切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４－Ｘ５における断面構造）は実施の形態１と同様である（図２～４参照）。

以上、説明したように、実施の形態２によれば、同一の半導体基板の活性領域にメイン半導体素子および電流センス部のみを備える場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。図１４は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態３にかかる半導体装置９２が実施の形態２にかかる半導体装置９１（図１３参照）と異なる点は、ゲートパッド２１ｂおよびＯＣパッド２２の直下それぞれに、互いに離れてｐ型低ドーズ領域６３’が設けられている点である。

各ｐ型低ドーズ領域６３’は、それぞれ、深さ方向Ｚに対向する電極パッド（ゲートパッド２１ｂおよびＯＣパッド２２）よりも表面積が大きく、深さ方向Ｚに当該電極パッドの全面に対向する。各ｐ型低ドーズ領域６３’は、それぞれ、実施の形態１と同様に、メイン有効領域１ａとメイン無効領域１ｂとの間において、メイン半導体素子１１のｐ型ベース領域３４ａに連結され、メイン半導体素子１１のソース電位に固定されている。

ＯＣパッド２２の直下のｐ型低ドーズ領域６３’は、実施の形態１と同様に、センス有効領域１２ａと離れて、センス有効領域１２ａの周囲を略矩形状に囲む。ゲートパッド２１ｂの直下のｐ型低ドーズ領域６３’と、ＯＣパッド２２の直下のｐ型低ドーズ領域６３’と、の間の領域にメイン半導体素子１１の単位セルを配置して、当該ｐ型低ドーズ領域６３’間の領域をメイン有効領域１ａ’としてもよい。

実施の形態１にかかる半導体装置２０（図１～４）に実施の形態３を適用してもよい。すなわち、メイン半導体素子１１と同一の半導体基板１０に、メイン半導体素子１１を保護・制御するための回路部として、電流センス部１２とともに、電流センス部１２以外の高機能部も配置されている場合に、ソースパッド２１ａ以外のすべての電極パッドの直下それぞれに互いに離れてｐ型低ドーズ領域６３’が設けられていてもよい。

以上、説明したように、実施の形態３によれば、ソースパッド以外のすべての電極パッドの直下それぞれに互いに離れてｐ型低ドーズ領域が設けられている場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。図１５は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態４にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１～４参照）と異なる点は、メイン無効領域１ｂ付近のｎ^-型ドリフト領域３２中で発生した正孔電流を接地電位の接地点ＧＮＤへ引き抜く金属電極（以下、引き抜き電極とする）１８を備える点である。図１５には、引き抜き電極１８の内周を破線で示す。引き抜き電極１８の外周はメイン無効領域１ｂの外周と同じである。

引き抜き電極１８は、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に設けられ、ｐ型低ドーズ領域６３に電気的に接続されている。引き抜き電極１８は、ソースパッド２１ａの電位（ソース電位：接地電位）に固定されている。引き抜き電極１８は、例えば、メイン無効領域１ｂの外周部に、メイン無効領域１ｂとエッジ終端領域２との境界に沿って設けられている。引き抜き電極１８は、図示省略する層間絶縁膜のコンタクトホールにおいて、ｐ⁺⁺型コンタクト領域１９を介してｐ型低ドーズ領域６３に電気的に接続されている。

ｐ⁺⁺型コンタクト領域１９は、ｐ型低ドーズ領域６３の内部において、半導体基板１０の表面領域に設けられている。図１５には、ゲートパッド２１ｂとエッジ終端領域２との間と、ＯＣパッド２２とエッジ終端領域２との間と、のそれぞれに、ｐ⁺⁺型コンタクト領域１９を形成した場合を示すが、いずれか一方にｐ⁺⁺型コンタクト領域１９が配置されていればよい。また、アノードパッド２３ａとエッジ終端領域２との間や、カソードパッド２３ｂとエッジ終端領域２との間に、ｐ⁺⁺型コンタクト領域１９が配置されていてもよい。

引き抜き電極１８は、活性領域１の寄生ダイオード１６，１７（図５参照）がターンオフしたときに、メイン有効領域１ａやエッジ終端領域２のｎ^-型ドリフト領域３２中で発生してメイン無効領域１ｂへ流れ込む正孔電流を、ｐ型低ドーズ領域６３およびｐ⁺⁺型コンタクト領域１９を介して接地電位の接地点ＧＮＤへ引き抜く機能を有する。

図１６，１７は、実施の形態４にかかる半導体装置の別の一例を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２，３にかかる半導体装置９１，９２（図１３，１４）に実施の形態４を適用して、図１６，１７に示すように、同一の半導体基板１０の活性領域１にメイン半導体素子１１および電流センス部１２のみを備えた半導体装置９１’，９２’において、各ｐ型低ドーズ領域６３，６３’にそれぞれ電気的に接続された引き抜き電極１８が配置されてもよい。

以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、メイン無効領域においてソース電位に固定されたｐ型低ドーズ領域に電気的に接続された引き抜き電極を設けることで、活性領域の寄生ダイオードがターンオフしたときに、メイン無効領域へ流れ込む正孔電流を引き抜き電極から引き抜くことができるため、メイン無効領域での寄生ダイオードの逆回復耐量をさらに向上させることができる。

（実施例）
次に、実施の形態１にかかる半導体装置２０の逆回復耐量について検討した。図１８は、実施例の逆回復耐量による遮断電流の電流量を示す特性図である。上述した実施の形態１にかかる半導体装置２０（以下、実施例とする：図１参照）と、従来の半導体装置１２０（以下、従来例とする：図１９参照）と、で活性領域の寄生ダイオードのターンオフ時に、メイン有効領域のｐ型ベース領域を通ってソースパッドへ引き抜かれる正孔電流（遮断電流）の電流量を比較した結果を図１８に示す。

図１８に示すように、実施例においては、従来例と比べて、活性領域１の寄生ダイオード１６，１７（図５参照）のターンオフ時に、メイン有効領域１ａのｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流の電流量が多くなることが確認された。実施例においては、センス有効領域内に低ライフタイム領域が設けられ、低ライフタイム領域内では、正孔のライフタイムが減少するため、電流センス部１２のｎ^-型ドリフト領域３２中で発生する正孔電流の電流量を小さくすることができ、寄生ダイオードの順方向電圧を高めることができる。このため、寄生ダイオードがオフした際の過剰な電流が電流センス部１２に流入することを防止することで、電界が緩和され、電流センス部のＥＳＤ耐量が高くなり、電流センス部１２の寄生ダイオードの逆回復耐量が向上したからである。

図示省略するが、実施の形態２～４にかかる半導体装置９１，９２，２０’，９１’，９２’においても、実施例と同様の効果が得られることが発明者により確認されている。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域内においてメイン無効領域の配置は種々変更可能であり、メイン無効領域は、活性領域の中央付近に配置されて、その周囲をメイン有効領域に囲まれていてもよい。また、例えば、トレンチゲート構造に代えて、プレーナゲート構造を設けてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、メイン半導体素子と同一の半導体基板に電流センス部を備えた半導体装置に有用である。

１ 活性領域
１ａ，１ａ’ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
１５ 抵抗体
１６，１６ａ，１６ｂ、１６ｃ メイン半導体素子の寄生ダイオード
１７ 電流センス部の寄生ダイオード
１８ 引き抜き電極
１９ ゲートパッドとゲート金属電極との連結部（ｐ⁺⁺型コンタクト領域）
２０，２０’，９１，９１’，９２，９２’ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型出発基板
３２ ｎ^-型ドリフト領域
３２ｂ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０ 層間絶縁膜
４０ａ，４０ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ、４２ｂ 第１ＴｉＮ膜
４３ａ、４３ｂ 第１Ｔｉ膜
４４ａ、４４ｂ 第２ＴｉＮ膜
４５ａ、４５ｂ 第２Ｔｉ膜
４６ａ、４６ｂ バリアメタル
４７ａ、４７ｂ めっき膜
４８ａ、４８ｂ 端子ピン
４９ａ、４９ｂ 第１保護膜
５０ａ、５０ｂ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，８１，８３ ｐ⁺型領域
６３，６３’ ｐ型低ドーズ領域
６４ ｐ^-型領域
７０ フィールド絶縁膜
７１ ｎ^-型炭化珪素層
７１ａ ｎ^-型炭化珪素層の厚さを増した部分
７２ ｐ型炭化珪素層
８２，８４ ｎ型領域
９０ 低ライフタイム領域
９１ ｐ型拡張領域
ＧＮＤ 接地点
Ｘ 半導体チップのおもて面に平行な方向（第１方向）
Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
ｄ１ ｐ⁺型領域の深さ
ｄ２ ｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ１２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ１３ ｐ型炭化珪素層の厚さ

Claims (7)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板の内部に設けられた第１の第１導電型領域と、
   前記半導体基板の第１主面と前記第１の第１導電型領域との間に設けられた第１の第２導電型領域と、
   前記第１の第１導電型領域をドリフト領域とし、前記第１の第２導電型領域をベース領域とする第１絶縁ゲート型電界効果トランジスタと、
   前記半導体基板の第１主面と前記第１の第１導電型領域との間であって、前記第１の第２導電型領域とは異なる領域に設けられた第２の第２導電型領域と、
   前記第１の第１導電型領域をドリフト領域とし、前記第２の第２導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じセル構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタと、
   前記第２の第２導電型領域および前記第１の第１導電型領域の内部に設けられた低ライフタイム領域と、
   を備え、
   前記低ライフタイム領域は、前記第２絶縁ゲート型電界効果トランジスタの周囲に設けられ、深さ方向に傾斜を有し、前記第２の第２導電型領域側の第１表面が、前記第１の第１導電型領域側の第２表面より広いことを特徴とする半導体装置。
2. 前記半導体基板は、シリコンよりもバンドギャップの広い半導体からなる第１導電型出発基板のおもて面に前記第１の第１導電型領域を設けられたものであり、
   前記低ライフタイム領域は、前記第１導電型出発基板に達していないことを特徴とする請求項１に記載の半導体装置。
3. 前記低ライフタイム領域は、前記第２表面が階段状の形状を有していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１絶縁ゲート型電界効果トランジスタのセルが配置された第１有効領域と、前記第２絶縁ゲート型電界効果トランジスタのセルが配置された第２有効領域と、を除く無効領域において、前記半導体基板の第１主面と前記第１の第１導電型領域との間に、前記第２有効領域と離れて設けられ、前記第２有効領域の周囲を囲み、かつ前記第１の第２導電型領域に電気的に接続された第３の第２導電型領域を備え、
   前記第３の第２導電型領域の前記半導体基板側の表面は、前記第１の第２導電型領域および前記第２の第２導電型領域の前記半導体基板側の表面より、前記半導体基板側にあることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記第１絶縁ゲート型電界効果トランジスタのセルが配置された第１有効領域と、前記第２絶縁ゲート型電界効果トランジスタのセルが配置された第２有効領域と、を除く無効領域において、前記半導体基板の第１主面と前記第１の第１導電型領域との間に、前記第２有効領域と離れて設けられ、前記第２有効領域の周囲を囲み、かつ前記第１の第２導電型領域に電気的に接続された第３の第２導電型領域を備え、
   前記第３の第２導電型領域の前記半導体基板側の表面の前記第２の第２導電型領域側に第４の第２導電型領域が選択的に設けられていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
6. 前記低ライフタイム領域は、ヘリウムまたはプロトンが注入された領域であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
7. 前記第２絶縁ゲート型電界効果トランジスタは、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出することを特徴とする請求項１～６のいずれか一つに記載の半導体装置。

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