JP2010219258A - 半導体装置 - Google Patents

Abstract

【課題】主セル領域と、センスセル領域とを備えた半導体装置において、センスセル領域の電流検知精度を向上させる。
【解決手段】主セル領域とセンスセル領域の間に分離領域を設け、分離領域には、結晶欠陥領域を設ける。分離領域に設けられた結晶欠陥領域によって、主セル領域とセンスセル領域との間でキャリアが移動することを抑制する。結晶欠陥は、キャリアの再結合中心としてキャリアの消滅を促進する。
【選択図】 図２

Description

本発明は、半導体装置に関する。

半導体装置においては、過電流による素子破壊を防ぐ等の目的で、半導体装置を流れる電流を検知するための電流検知部が設置される。このような半導体装置は、主セル領域と、主セル領域を流れる電流を検知するためのセンスセル領域とを備えている。

半導体装置においては、センスセル領域の検知感度を向上させるために、主セル領域とセンスセル領域との間に分離領域が設置される。分離領域には、主セル領域とセンスセル領域との間でキャリアが移動することを抑制するための構成が設けられる。例えば、特許文献１では、分離領域に不純物拡散層が形成されている。また、特許文献２では、分離領域に絶縁膜に囲まれたゲート電極を備えた分離トレンチが形成されている。

特開２００８−２３５７８８号公報 特開２００６−９３４５９号公報

従来のように、分離領域に不純物拡散層を形成すると、キャリアの移動を十分に抑制するためには、分離領域を大きく確保しなくてはならない。分離領域を大きく確保すると、半導体装置が大型化してしまう。

また、従来のように、分離領域に分離トレンチを形成すると、トレンチ形成数が増加するため、トレンチ形成不良を要因とする半導体装置の不良発生が起こり易くなる。特に半導体装置に平面視略長方形状となるセンス領域を形成する場合において、そのセンスセル領域の周囲を囲むように分離トレンチを形成すると、分離トレンチの面方位が互いに直交するため、分離トレンチの形成不良や、分離トレンチ内の絶縁膜の厚さのばらつきが発生しやすくなる。

そこで、本発明では、主セル領域と、センスセル領域と、主セル領域とセンスセル領域の間に位置する分離領域とが形成された半導体基板を備えた半導体装置であって、分離領域には、結晶欠陥領域が設けられている半導体装置を提供する。

本発明では、分離領域に設けられた結晶欠陥領域によって、主セル領域とセンスセル領域との間でキャリアが移動することを抑制する。結晶欠陥は、キャリアの再結合中心としてキャリアの消滅を促進する。結晶欠陥は、不純物拡散層を形成する場合と比較してキャリアの移動を抑制する能力が高いため、分離領域を小さくすることができる。また、分離トレンチを形成する場合と比較して、結晶欠陥を形成する場合には不良が発生しにくい。

結晶欠陥領域は、イオンもしくは中性子もしくは電子線の照射によって形成されることが好ましい。半導体装置の主セル領域とセンスセル領域に素子を作り込んだ後に、結晶欠陥領域を形成することができるため、分離領域内の所望の位置に結晶欠陥領域を形成することができる。

本発明に係る半導体装置の主セル領域とセンスセル領域には、半導体基板の裏面側に設けられた第１導電型のコレクタ領域と、半導体基板の表面側に設けられた第１導電型のボディ領域と、コレクタ領域とボディ領域との間に設けられた第２導電型のドリフト領域と、ボディ領域の表面側に設けられた第２導電型のエミッタ領域と、ボディ領域とドリフト領域とエミッタ領域に接する絶縁ゲートとを備えることができる。この場合には、分離領域に含まれる結晶欠陥領域は、半導体基板のボディ領域の下面の位置の深さを０とし、半導体基板の前記コレクタ領域の上面の位置の深さをＬとした時、０≦ｘ≦Ｌ／２を満たす深さｘの領域に少なくともその一部が設けられていることが好ましい。

上記の領域に結晶欠陥領域の少なくとも一部が設けられていると、一方のセル領域のコレクタ領域から、他方のセル領域のエミッタ電極側に移動するキャリアの移動を抑制することができる。

本発明によれば、分離領域を形成することによって半導体装置の特性を損ねることを抑制しつつ、半導体装置の主セル領域とセンスセル領域との間でキャリアが移動することを抑制することができる。

実施例１の半導体装置の平面図。 図１のＩＩ−ＩＩ線断面図。 変形例の半導体装置の断面図。 変形例の半導体装置の平面図。 変形例の半導体装置の断面図。 実施例１の半導体装置の製造方法を説明する図。 実施例１の半導体装置の製造方法を説明する図。 実施例１の半導体装置の製造方法を説明する図。

以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１）第１導電型としてＰ型、第２導電型としてＮ型の半導体を用いている。
（特徴２）結晶欠陥領域の少なくとも一部は、トレンチゲート型のＩＧＢＴのトレンチ下端の近傍となる深さ位置に形成されている。

以下、本発明の実施例について、図面を参照しながら説明する。

図１は、本実施例に係る半導体装置１００の平面図であり、図２は、図１のＩＩ−ＩＩ線断面図である。半導体装置１００は、主セル領域１と、センスセル領域２と、分離領域３とを備えている。図１に示すように、主セル領域１の中に略長方形状のセンスセル領域２が設けられており、センスセル領域２の周囲は、主セル領域１によって囲まれている。主セル領域１とセンスセル領域２との間の領域には、分離領域３が設けられている。分離領域３は、電気伝導に寄与しない不活性領域であり、本実施例においては、分離領域３はセンスセル領域２の外周を取り囲んでいる。尚、センスセル領域２の形状は、略長方形状以外の形状であってもよい。

図２に示すように、半導体装置１００は、Ｐ^＋型のコレクタ領域１１、Ｎ^＋型のバッファ領域１２、Ｎ⁻型のドリフト領域１３が順に積層されている半導体基板１０を備えている。

主セル領域１とセンスセル領域２においては、ドリフト領域１３の表面に形成されたＰ⁻型のボディ領域１４ｍ、１４ｓと、ボディ領域１４ｍ、１４ｓの表面に形成されたＮ^＋型のエミッタ領域１５ｍ、１５ｓと、半導体基板１０の上表面からドリフト領域１３に向けてボディ領域１４ｍ、１４ｓ内を貫通するトレンチゲート１８ｍ、１８ｓが設けられている。トレンチゲート１８ｍ、１８ｓは、半導体基板１０の上表面側でエミッタ領域１５ｍ、１５ｓに接しており、下端部はドリフト領域１３内に達している。トレンチゲート１８ｍ、１８ｓの深さ（半導体基板１０の積層方向に垂直な方向の長さ）は、Ｐ⁻ボディ領域１４ｍ、１４ｓの深さよりも深くなっている。トレンチゲート１８ｍ、１８ｓには、ゲート絶縁膜１８１で被覆されているゲート電極１８２が充填されている。上記のとおり、主セル領域１とセンスセル領域２には、絶縁ゲートがトレンチ型であるパンチスルー型のＩＧＢＴが作りこまれている。

コレクタ領域１１は、コレクタ電極２６と電気的に接続されている。主セル領域１のエミッタ領域１５ｍは、エミッタ電極２７ｍと電気的に接続されている。センスセル領域２のエミッタ領域１５ｓは、エミッタ電極２７ｓと電気的に接続されている。トレンチゲート１８ｍ、１８ｓの上表面には層間絶縁膜２３ｍ、２３ｓが形成されており、これによってエミッタ電極２７ｍ、２７ｓとトレンチゲート１８ｍ、１８ｓとは絶縁されている。

分離領域３は、コレクタ電極２６と、コレクタ領域１１と、バッファ領域１２と、ドリフト領域１３と、ドリフト領域１３の表面に形成された層間絶縁膜２４とを備えている。図２に示すように、本実施例では、半導体基板の表面側にボディ領域が形成されていない領域を分離領域３としている。層間絶縁膜２４は、ボディ領域１４ｍ、１４ｓの表面の一部まで延びている。分離領域３においては、ドリフト領域１３の深さ方向の全域に結晶欠陥領域３０が形成されている。結晶欠陥領域３０は、センスセル領域２の外周を取り囲むように、分離領域３内のドリフト領域１３の深さ方向の全域に形成されている。

例えば、コレクタ電極２６をエミッタ電極２７ｍ、２７ｓに対して正電位とし、ゲート電極１８２に正電圧を印加すると、ゲート電極１８２と対向するボディ領域１４ｍ、１４ｓにはＮ型に反転したチャネル（図示せず）が形成される。このチャネルを通って、図２に示すように電子（マイナス記号で示す）がエミッタ領域１５ｍ、１５ｓからドリフト領域１３に注入される。また、コレクタ領域１１からバッファ領域１２及びドリフト領域１３へ正孔（プラス記号で示す）が注入される。少数キャリアである正孔がドリフト領域１３に注入されると、ドリフト領域１３において伝導度変調が起こり、ドリフト領域１３の抵抗が低くなる。このように電子と正孔が移動することによって、半導体装置の裏面側（コレクタ領域１１側）から表面側（エミッタ領域１５ｍ、１５ｓ側）に向かう主電流およびセンス電流が流れる。

本実施例では、主セル領域１とセンスセル領域２との間に位置する分離領域３に、結晶欠陥領域３０が形成されている。結晶欠陥は、キャリアの再結合中心としてキャリアの消滅を促進する。そのため、分離領域３の結晶欠陥領域３０によって主セル領域１とセンスセル領域２との間のキャリアの移動が抑制される。例えば、図２に示すように、主セル領域１において、コレクタ領域１１からドリフト領域１３に注入された正孔が、センスセル領域２のエミッタ電極２７ｓ側に流れ込むことが抑制される。同様に、センスセル領域２のドリフト領域１３から主セル領域１のエミッタ電極２７ｍ側に正孔が流れ込むことも抑制される。

このため、センス電流Ｉ_２と主電流Ｉ_１との比Ｉ_２／Ｉ_１は、半導体基板１０の表面における主セル領域１の面積Ｓ_１とセンスセル領域２の面積Ｓ_２との比Ｓ_２／Ｓ_１によって決まる。面積比Ｓ_２／Ｓ_１を調整することによって、センス電流Ｉ_２と主電流Ｉ_１との比Ｉ_２／Ｉ_１を調整することができる。比Ｉ_２／Ｉ_１が既知であれば、センス電流値Ｉ_２を計測することによって、主電流Ｉ_１を検知することができる。本実施例によれば、主セル領域１とセンスセル領域２の間で正孔が移動することを抑制できるから、センス電流値Ｉ_２が安定する。比Ｓ_２／Ｓ_１に対して比Ｉ_２／Ｉ_１が安定し、センスセル領域２の電流検知精度を向上させることができる。

尚、本実施例では、分離領域３のドリフト領域１３の深さ方向の全域に結晶欠陥領域が設けられているが、結晶欠陥領域がより小さい領域に設けられている場合であっても、キャリアの移動を抑制する効果を得ることができる。例えば、図３に示すように、分離領域３の半導体基板の深さ方向の一部の領域にのみ設けられた結晶欠陥領域３１であっても、キャリアの移動を抑制する効果を得ることができる。また、図４（センスセル領域２と分離領域３の平面図である）に示すように、センスセル領域２の外周の一部に結晶欠陥領域３２が設けられている場合であっても、キャリアの移動を抑制する効果を得ることができる。

図３に示すように、半導体基板の深さ方向の一部の領域にのみ結晶欠陥領域３１が形成されている場合においては、半導体基板の深さ方向にｘ軸を設定し、ボディ領域１４ｍ、１４ｓの下面の深さをｘ＝０、コレクタ領域１１の上面の深さをｘ＝Ｌとした時、結晶欠陥領域３１は、０≦ｘ≦Ｌ／２を満たす深さｘの領域に少なくともその一部が設けられていることが好ましい。正孔は、コレクタ領域１１からドリフト領域１３を通過してエミッタ電極２７ｍ、２７ｓ側に移動する。そのため、上記の領域に結晶欠陥領域３１の少なくとも一部が設けられていると、正孔の移動しやすい領域に結晶欠陥領域が存在することになり、深さｘがｘ＞Ｌ／２となる領域にのみ結晶欠陥領域を設ける場合と比較して、効果的に正孔の移動を抑制することができる。図３は、０≦ｘ≦Ｌ／２を満たす深さｘの領域に少なくともその一部が設けられている結晶欠陥領域の一例であり、結晶欠陥領域３１の深さ方向の上端は、深さｘ＝０よりも上方にあり、下端は、深さｘ＝Ｌ／２に位置している。

また、上記の実施例では、主セル領域１とセンスセル領域２に作り込まれているＩＧＢＴは、絶縁ゲートがトレンチであるパンチスルー型のＩＧＢＴであったが、図５に示すように、絶縁ゲートがプレーナ型のＩＧＢＴであってもよい。同様に、ノンパンチスルー型のＩＧＢＴであってもよい。半導体基板には、本実施例のように、コレクタ領域から正孔が注入されるＩＧＢＴが形成されていることが好ましいが、これに限定されない。例えば、本実施例の各半導体領域については、Ｐ型とＮ型を入れ替えてもよい。半導体基板の裏面側から表面側に移動するキャリアは、正孔であってもよく、電子であってもよい。また、上記の実施例では、ＩＧＢＴを用いて説明したが、ＩＧＢＴ以外の半導体素子であってもよい。

また、上記の実施例では、センスセル領域２の外周を取り囲むように分離領域３が形成されていたが、センス領域２が主セル領域１の端部に設けられている場合には、分離領域３は、センスセル領域２の外周を取り囲んでいなくともよい。分離領域３は、主セル領域１とセンスセル領域２との境界にのみ設けられていればよい。

次に、本実施例に係る半導体装置の製造方法について説明する。本実施例の半導体装置１００は、イオン注入等によって半導体基板上にＩＧＢＴの各構成を形成し、トレンチゲート、層間絶縁膜、エミッタ電極をさらに形成した後に、欠陥領域形成工程を実施して分離領域に結晶欠陥領域を形成し、さらにコレクタ電極を形成することによって製造することができる。本実施例の製造方法は、結晶欠陥形成工程に特徴があり、その他は一般的なＩＧＢＴを備えた半導体装置の製造方法と同様であるため、以下においては、結晶欠陥形成工程について説明する。

図５は、ドリフト領域５１３となるＮ型の半導体基板に、イオン注入等によってＩＧＢＴ素子の各構成を形成し、トレンチゲート、層間絶縁膜、エミッタ電極をさらに形成した後の状態を示している。すなわち、イオン注入等によってＩＧＢＴの各構成（コレクタ領域５１１、バッファ領域５１２、ボディ領域５１４ｍ、５１４ｓ、エミッタ領域５１５ｍ、５１５ｓ）を形成し、エッチング等によってトレンチゲート５１８ｍ、５１８ｓを形成し、熱酸化やＣＶＤにより層間絶縁膜５２３ｍ、５２３ｓ、５２４を形成し、さらにエミッタ電極５２７ｍ、５２７ｓを形成した後の状態を示している。

結晶欠陥形成工程について説明する。図５の状態まで半導体装置を製造した後、図６に示すように、半導体装置の裏面側（コレクタ領域５１１側）をマスク５５（例えばガラスマスク）で被覆する。マスク５５は、主セル領域とセンスセル領域に含まれるコレクタ領域を被覆している。マスク５５としては、ＳｉＯ_２や、フォトマスク等を用いたレジストを用いることもできる。

マスク５５を用いて、図６および図７に示すように、分離領域３に選択的にイオンを照射し、結晶欠陥を形成する。本実施例では、ヘリウム３イオン（^３Ｈｅ^２＋）を照射し、結晶欠陥を形成する。マスク５５によって被覆されている主セル領域、センスセル領域には、結晶欠陥が形成されない。さらに素子の電気特性安定化のための熱処理を行う。尚、結晶欠陥は、上述の^３Ｈｅ^２＋の他、⁴Ｈｅ²⁺、¹Ｈ⁺、²Ｈ⁺、等のイオンの照射、電子線あるいは中性子線の照射によっても形成可能である。

本実施例では、まず、図６に示すように、半導体基板５０の上面側に^３Ｈｅ^２＋を照射し、図７に示すように、照射するイオンビームの位置を半導体基板の深さ方向にずらして、数回イオン照射を行う。照射するイオンビーム深さ方向の位置は、例えば、イオンを照射する領域をアルミ箔等で被覆し、アルミ箔の厚さを調整することによって調整できる。また、イオン照射の加速電圧を調整することによっても調整できる。半導体基板の深さ方向の結晶欠陥領域の分布（広がり幅）は、例えば、照射するイオンを適宜選択することによって調整することができる。

上記の結晶欠陥形成工程を行った後、マスク５５を除去し、コレクタ電極を形成することによって、半導体装置１００を製造することができる。尚、上記の結晶欠陥形成工程では、コレクタ領域側からイオンを照射したが、エミッタ電極側からイオン等を照射してもよい。

上記のとおり、本実施例によれば、半導体装置の主セル領域とセンスセル領域に素子を作り込んだ後に、結晶欠陥領域を形成することができるため、結晶欠陥領域を形成する位置を調整し易い。

さらに、結晶欠陥はキャリアを捕捉し、不純物拡散層を形成する場合と比較してキャリアの移動を抑制する能力が高いため、分離領域を小さくすることができる。また、分離トレンチを形成する場合と比較すると不良が発生しにくいため、半導体装置の不良発生の要因となりにくい。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１ 主セル領域
２ センスセル領域
３ 分離領域
１０、５０ 半導体基板
１１、５１１ コレクタ領域
１２、５１２ バッファ領域
１３、５１３ ドリフト領域
１４ｍ、１４ｓ、５１４ｍ、５１４ｓ ボディ領域
１５ｍ、１５ｓ、５１５ｍ、５１５ｓ エミッタ領域
１８ｍ、１８ｓ、５１８ｍ、５１８ｓ トレンチゲート
２３ｍ、２３ｓ、５２３ｍ、５２３ｓ 層間絶縁膜
２４、５２４ 層間絶縁膜
２６ コレクタ電極
２７ｍ、２７ｓ、５２７ｍ、５２７ｓ エミッタ電極
３０、３１、３２ 結晶欠陥領域
５５ マスク
１００ 半導体装置
１８１ ゲート絶縁膜
１８２ ゲート電極

Claims (3)

1. 主セル領域と、
   センスセル領域と、
   前記主セル領域と前記センスセル領域の間に位置する分離領域とが形成された半導体基板を備えた半導体装置であって、
   前記分離領域には、結晶欠陥領域が設けられていることを特徴とする半導体装置。
2. 前記結晶欠陥領域は、イオンもしくは中性子もしくは電子線の照射によって形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置の主セル領域とセンスセル領域には、半導体基板の裏面側に設けられた第１導電型のコレクタ領域と、
   半導体基板の表面側に設けられた第１導電型のボディ領域と、
   前記コレクタ領域と前記ボディ領域との間に設けられた第２導電型のドリフト領域と、
   前記ボディ領域の表面側に設けられた第２導電型のエミッタ領域と、
   前記ボディ領域と前記ドリフト領域と前記エミッタ領域に接する絶縁ゲートと、
   を備えており、
   前記結晶欠陥領域は、前記半導体基板の前記ボディ領域の下面の位置の深さを０とし、前記半導体基板の前記コレクタ領域の上面の位置の深さをＬとした時、０≦ｘ≦Ｌ／２を満たす深さｘの領域に少なくともその一部が設けられていることを特徴とする請求項１または２に記載の半導体装置。

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