JPWO2020208738A1 - 半導体装置 - Google Patents

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Abstract

ミラー期間におけるセンス電圧の上昇を抑制可能な技術を提供することを目的とする。半導体装置は、第１導電型の半導体基板と、半導体基板の第１主面に選択的に配設された第１ＩＧＢＴ部及び第２ＩＧＢＴ部と、半導体基板の第２主面に選択的に配設された第２導電型の不純物領域とを備える。第２ＩＧＢＴ部は、第１ＩＧＢＴ部を通過する電流の検出に用いられる。第２ＩＧＢＴ部に対応する第２範囲の面積に対する、第２範囲内の不純物領域の面積比率は、第１ＩＧＢＴ部に対応する第１範囲の面積に対する、第１範囲内の不純物領域の面積比率よりも低い。

Description

本発明は、電流検出用素子を内蔵した半導体装置に関する。
電流検出用素子を内蔵したＩＧＢＴ（Insulated Gate Bipolar Transistor）が提案されている。この電流検出用素子内蔵ＩＧＢＴでは、電流検出用素子から流れるセンス電流に応じたセンス電圧を測定することによって、メイン側ＩＧＢＴを通過する電流を検出することが可能となっている。
このような電流検出用素子内蔵ＩＧＢＴと、誘導負荷とを備える回路では、ＩＧＢＴのスイッチング時のミラー期間において、センス電圧が急峻に上昇する現象が生じる。このような現象は、回路の誤動作を招く可能性がある。そこで、この問題を解決するために様々な技術（例えば特許文献１）が提案されている。
国際公開第２０１４／０１３６１８号
特許文献１の技術では、電流検出用素子の閾値電圧を、メイン側ＩＧＢＴより大きくしている。しかしながら、近年、広く利用されつつあるオン電圧、ひいては閾値電圧が低い素子に、このような構成を適用することは困難であるという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ミラー期間におけるセンス電圧の上昇を抑制可能な技術を提供することを目的とする。
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面に選択的に配設された第１ＩＧＢＴ部と、前記半導体基板の前記第１主面に前記第１ＩＧＢＴ部と離間して配設された、前記第１ＩＧＢＴ部を通過する電流の検出に用いられる第２ＩＧＢＴ部と、前記半導体基板の前記第１主面と逆側の第２主面に選択的に配設された第２導電型の不純物領域とを備え、前記第２主面のうち前記第２ＩＧＢＴ部に対応する第２範囲の面積に対する、前記第２範囲内の前記不純物領域の面積比率は、前記第２主面のうち前記第１ＩＧＢＴ部に対応する第１範囲の面積に対する、前記第１範囲内の前記不純物領域の面積比率よりも低い。
本発明によれば、第２ＩＧＢＴ部に対応する第２範囲の面積に対する、第２範囲内の不純物領域の面積比率は、第１ＩＧＢＴ部に対応する第１範囲の面積に対する、第１範囲内の不純物領域の面積比率よりも低い。このような構成によれば、ミラー期間におけるセンス電圧の上昇を抑制することができる。
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
関連半導体装置の構成を示す断面図である。 関連半導体装置と誘電負荷とを備える回路の一例を示す図である。 関連半導体装置のスイッチング時のコレクタ電流、ゲート電圧、及び、センス電圧の変化を示す図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置のスイッチング時のコレクタ電流、及び、ゲート電圧、センス電圧の変化を示す図である。 実施の形態１の変形例に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す平面図である。
＜関連半導体装置＞
まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する半導体装置（以下「関連半導体装置」と記す）について説明する。以下、第１導電型はｎ型であり、第２導電型はｐ型である構成を例にして説明する。しかしながらこれに限ったものではなく、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
図１は、関連半導体装置の構成を示す断面図である。図１の関連半導体装置は、半導体基板１と、第１ＩＧＢＴ部であるメインＩＧＢＴ部２と、第２ＩＧＢＴ部であるセンスＩＧＢＴ部３と、ｐ型の不純物領域であるコレクタ領域４とを備える。
半導体基板１はｎ型を有する。半導体基板１は、ｎ型及びｎ−型を上面（第１主面）から順に有するドリフト領域１ａと、ｎ＋型を有するバッファ領域１ｂとを含む。バッファ領域１ｂは、ドリフト領域１ａの下部に配設されている。なお、半導体基板１の構成は、以上の構成に限ったものではない。また、半導体基板１は、通常の半導体ウェハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。
メインＩＧＢＴ部２は、半導体基板１のドリフト領域１ａの上面に選択的に配設されている。メインＩＧＢＴ部２は、ｐ型のベース領域２ａと、ｎ＋型のエミッタ領域２ｂと、ゲート絶縁膜２ｃと、ゲート電極２ｄと、層間絶縁膜２ｅと、エミッタ電極２ｆとを備える。メインＩＧＢＴ部２、ドリフト領域１ａ、バッファ領域１ｂ、及び、コレクタ領域４は、メイン側ＩＧＢＴを構成する。
ベース領域２ａは、ドリフト領域１ａの上面に選択的に配設されている。エミッタ領域２ｂは、ベース領域２ａの上面に選択的に配設されている。ゲート電極２ｄは、ベース領域２ａ、エミッタ領域２ｂ及びドリフト領域１ａに跨るトレンチ内にゲート絶縁膜２ｃを介して配設されている。
層間絶縁膜２ｅは、ゲート絶縁膜２ｃ、ゲート電極２ｄ、及び、一部のエミッタ領域２ｂ上に配設される。エミッタ電極２ｆは、層間絶縁膜２ｅから露出されたベース領域２ａ及びエミッタ領域２ｂと接続されている。
センスＩＧＢＴ部３は、半導体基板１のドリフト領域１ａの上面に、メインＩＧＢＴ部２と離間して配設されている。なお、以下の説明では、メインＩＧＢＴ部２とセンスＩＧＢＴ部３との間の部分を離間部分５と記して説明する。
１つのセンスＩＧＢＴ部３は、１つのメインＩＧＢＴ部２と概ね同じ設計及び構成を有している。つまり、センスＩＧＢＴ部３は、ベース領域２ａ、エミッタ領域２ｂ、ゲート絶縁膜２ｃ、ゲート電極２ｄ、層間絶縁膜２ｅ、及び、エミッタ電極２ｆとそれぞれ同様であるベース領域３ａ、エミッタ領域３ｂ、ゲート絶縁膜３ｃ、ゲート電極３ｄ、層間絶縁膜３ｅ、及び、エミッタ電極３ｆを備える。なお、ベース領域２ａとベース領域３ａは、離間部分５によって互いに電位的に分離されている。以上のように構成されたセンスＩＧＢＴ部３は、例えばメインＩＧＢＴ部２と同じプロセスによって同時に形成される。
センスＩＧＢＴ部３、ドリフト領域１ａ、バッファ領域１ｂ、及び、コレクタ領域４は、電流検出用素子であるセンス側ＩＧＢＴを構成する。このセンス側ＩＧＢＴは、上述したメイン側ＩＧＢＴを通過する電流の検出に用いられる。つまり、センスＩＧＢＴ部３は、メインＩＧＢＴ部２を通過する電流の検出に用いられる。
センス側ＩＧＢＴの個数は、メイン側ＩＧＢＴの個数よりも少なく、必要な面積分の個数のセンス側ＩＧＢＴが配設される。センス側ＩＧＢＴは、電流検出に必要な小さな電流を出力すればよいので、通常、１０００〜数万個のメイン側ＩＧＢＴに対して１個程度の割合でセンス側ＩＧＢＴが配設される。図１では、センス側ＩＧＢＴの個数は１つであるが、並列接続された複数のセンス側ＩＧＢＴが配設されてもよい。
コレクタ領域４は、バッファ領域１ｂのうちドリフト領域１ａと逆側の面の全てに配設されている。つまり、コレクタ領域４は、半導体基板１の上面と逆側の下面（第２主面）の全てに配設されている。このコレクタ領域４からバッファ領域１ｂを通ってホールがドリフト領域１ａに注入され、伝導度変調効果が生じることにより電流通電能力が高められている。なお、コレクタ領域４上には図示しないコレクタ電極が配設されてもよい。
ゲート端子１１は、ゲート電極２ｄ及びゲート電極３ｄに接続され、コレクタ端子１２は、コレクタ領域４と電気的に接続されている。そして、エミッタ端子１３は、エミッタ電極２ｆに接続され、センスエミッタ端子１４は、エミッタ電極３ｆに接続されている。
さて、メイン側ＩＧＢＴにおいて、ゲート電極２ｄにオン電圧が印加されると、コレクタ領域４とエミッタ電極２ｆとの間に電流を流すチャネルが、ベース領域２ａのうちゲート電極２ｄ近傍部分に形成される。このことは、センス側ＩＧＢＴでも同様である。上述したように、１つのメイン側ＩＧＢＴ、及び、１つのセンス側ＩＧＢＴは互いに概ね同じ設計及び構成を有し、かつ、同じゲート端子１１に接続されている。このため、１つのセンス側ＩＧＢＴに流れる電流を検出することにより、１つのメイン側ＩＧＢＴ、ひいては複数のメイン側ＩＧＢＴに流れる電流を算出（予測）することが可能となる。
図２は、関連半導体装置と、インダクタンス２１などの誘導負荷とを備える回路の一例を示す図である。コレクタ端子１２は、インダクタンス２１及びダイオード２２の一端と接続され、インダクタンス２１及びダイオード２２の他端は、電源２４の一端と接続されている。センスエミッタ端子１４は、センス抵抗２３を介してエミッタ端子１３及び電源２４の他端と接続されている。
このような図２の回路において、センス側ＩＧＢＴを流れた電流、つまり、センスエミッタ端子１４の出力電流は、センス抵抗２３を流れる。これにより、センス抵抗２３にセンス電圧が生じる。センス電圧から、センス側ＩＧＢＴの通過電流を算出することが可能であり、センス側ＩＧＢＴの通過電流から、メイン側ＩＧＢＴの通過電流を算出することが可能である。センス電圧、センス側ＩＧＢＴの通過電流、または、メイン側ＩＧＢＴの通過電流は、例えば、メイン側ＩＧＢＴの過電流保護や短絡電流保護などの保護動作に用いられる。
さて、図２のように関連半導体装置と誘導負荷とを備える回路では、関連半導体装置のスイッチング時のミラー期間にセンス電圧が持ち上がるという現象が知られている。図３は、図２の矩形波２５の信号が、ゲート端子１１に入力されたときの、関連半導体装置のスイッチング時のコレクタ電流、ゲート電圧、及び、センス電圧の変化を示す図である。
センス電圧発生により、センスエミッタ端子１４の電位が上昇し、センス側ＩＧＢＴのコレクタ−エミッタ間電圧が減少するので、センス側ＩＧＢＴの電流を抑制する方向に働く。しかしながら、ミラー期間では、コレクタ電圧上昇により、センスエミッタ端子１４の電位上昇の影響が小さくなるため、センス電圧が急峻に上昇する現象として観測される。このような現象は、回路の誤動作を招く可能性がある。
そこで、この問題を解決するための構成として、ミラー期間に発生するセンス電圧をフィルタリングしたりマスクしたりする外部回路を設ける構成が考えられる。しかしながら、このような構成では、マスクなどの影響で、保護動作が一定期間できない場合があった。
また、上記問題を解決するための別の構成として、センス側ＩＧＢＴの閾値電圧を、メイン側ＩＧＢＴより大きくする構成が考えられる。しかしながら、この構成は、製造プロセスの変更なしでは閾値電圧自体を大きく変更できない。また、製造プロセスを大幅に変更して閾値電圧を大きく変更したとしても、ユーザが使用するゲート駆動条件によって改善効果にばらつきが生じることがあった。
さらに、近年広く利用されつつあるオン電圧の低い高性能なＩＧＢＴでは、センス電圧発生によるセンスエミッタ端子の電位上昇の影響が大きく、その影響が緩和されるミラー期間では、センス電圧が上昇する程度が大きくなるという問題があった。これに対して、以下で説明する本発明の実施の形態に係る半導体装置では、このような問題を解決することが可能となっている。
＜実施の形態１＞
図４は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。以下、本実施の形態１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
本実施の形態１では、コレクタ領域４は、半導体基板１の下面（第２主面）に選択的に配設されている。そして、半導体基板１の下面のうちセンスＩＧＢＴ部３に対応するセンス範囲（第２範囲）の面積に対する、センス範囲内のコレクタ領域４の面積比率が、下面のうちメインＩＧＢＴ部２に対応するメイン範囲（第１範囲）の面積に対する、メイン範囲内のコレクタ領域４の面積比率よりも低くなっている。ここで、コレクタ領域４の面積比率とは、メイン範囲またはセンス範囲のそれぞれにおける全面積あたりのコレクタ領域４の割合である。なお、センス範囲におけるコレクタ領域４の面積比率が、メイン範囲における当該面積比率よりも低いことは、センス範囲におけるコレクタ領域４のバッファ領域１ｂに対する割合が、メイン範囲における当該割合よりも低いことに相当する。
本実施の形態１では、コレクタ領域４は、メイン範囲の全てに配設されるが、センス範囲には選択的に配設されている。つまり、本実施の形態１では、関連半導体装置（図１）のセンス範囲におけるコレクタ領域４の一部が、バッファ領域１ｂに置き換わった構造となっている。また本実施の形態１では、半導体基板１の下面のうち離間部分５に対応する範囲には、コレクタ領域４ではなくバッファ領域１ｂが配設されるように構成されている。
＜実施の形態１のまとめ＞
以上のように構成された本実施の形態１によれば、センス範囲の面積に対する、センス範囲内のコレクタ領域４の面積比率が、メイン範囲の面積に対する、メイン範囲内のコレクタ領域４の面積比率よりも低い。このような構成によれば、センス側ＩＧＢＴにおいて、コレクタ領域４からドリフト領域１ａへのホールの注入が少なくなるので、センス側ＩＧＢＴの単位面積あたりの電流能力を、メイン側ＩＧＢＴの電流能力より低くすることができる。このため図５に示すように、ミラー期間３１においてコレクタ電圧が上昇した時の、センス電圧の上昇を抑制することができる。
また、オン電圧が比較的小さい電流検出用素子内蔵ＩＧＢＴにおいて、センス電圧を過電流保護や短絡電流保護の保護動作に用いても、ミラー期間３１における保護動作に誤動作が生じることを抑制することができる。加えて、ミラー期間に使用されていたフィルタ等も不要となる、または、時定数の小さいフィルタ等を用いることが可能となるため、スイッチング通電時の広い領域にて、正確な保護動作を行うことができる。
なお、コレクタ領域４を、センス範囲のうちセンス側ＩＧＢＴのチャネル直下の範囲に配設することは、センス側ＩＧＢＴの単位面積あたりの電流能力を低くする観点から好ましい。
＜実施の形態１の変形例＞
実施の形態１では、コレクタ領域４は、メイン範囲の全てに配設され、センス範囲に選択的に配設されたがこれに限ったものではない。センス範囲の面積に対する、センス範囲内のコレクタ領域４の面積比率が、メイン範囲の面積に対する、メイン範囲内のコレクタ領域４の面積比率よりも低いことが満たされるのであれば、図６に示されるように、コレクタ領域４は、メイン範囲にもセンス範囲にも選択的に配設されてもよい。この場合、メイン側ＩＧＢＴにダイオードが並列接続された逆導通型ＩＧＢＴの構造が形成される。
このような構成であっても、実施の形態１と同様に、ミラー期間３１における保護動作の誤動作を抑制することができる。なお、本変形例のような逆導通型ＩＧＢＴの製造工程は、コレクタ領域４またはバッファ領域１ｂをパターニングして形成する工程を元々備えているため、特段の加工プロセスを追加しなくても、本変形例に係る半導体装置を形成することができる。
また、実施の形態１では、メイン側ＩＧＢＴ及びセンス側ＩＧＢＴは、トレンチゲート型ＩＧＢＴであったが、これに限ったものではない。例えば、メイン側ＩＧＢＴ及びセンス側ＩＧＢＴは、プレーナゲート型ＩＧＢＴであってもよい。なお、以上の変形例は、後述する実施の形態２においても同様に適用可能である。
＜実施の形態２＞
図７は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
本実施の形態２の構成は、実施の形態１の構成にキャリア移動阻害領域６が追加された構成と同様である。キャリア移動阻害領域６は、半導体基板１の下面のうち離間部分５に対応する範囲に配設されている。図７の例では、この範囲は、バッファ領域１ｂ及びコレクタ領域４の一部であり、キャリア移動阻害領域６におけるホールに対する抵抗は、キャリア移動阻害領域６以外のバッファ領域１ｂ及びコレクタ領域４における抵抗よりも高くなっている。
ここで実施の形態１では、離間部分５のサイズにもよるが、メイン範囲のコレクタ領域４からのホールが、センス側ＩＧＢＴに流れ込んだ場合には、センス側ＩＧＢＴの電流能力が多少上昇する。
これに対して、以上のように構成された本実施の形態２によれば、メイン側ＩＧＢＴとセンス側ＩＧＢＴとの間の境界にキャリア移動阻害領域６を備えるため、メイン範囲のコレクタ領域４からセンス側ＩＧＢＴへのホールの流入を抑制することができる。なお、このキャリア移動阻害領域６は、下面側から高加速の荷電粒子等を注入することによって形成されることが望ましい。このようにキャリア移動阻害領域６を形成した場合には、表面素子への特性影響を避けつつ、上記ホールの流入を抑制することができる。また、キャリア移動阻害領域６の下面からの深さ（表面方向への長さ）が大きいほど、ホール流入の抑制効果を高めることができる。
図８は、本実施の形態２に係る半導体装置の一例を、コレクタ領域４側から見た平面図である。図８に示すように、キャリア移動阻害領域６は、平面視においてセンス範囲を囲んで配設されてもよい。このように構成によれば、ホール流入の抑制効果を高めることができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 半導体基板、２ メインＩＧＢＴ部、３ センスＩＧＢＴ部、４ コレクタ領域、５ 離間部分、６ キャリア移動阻害領域。

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１主面に選択的に配設された第１ＩＧＢＴ部と、
    前記半導体基板の前記第１主面に前記第１ＩＧＢＴ部と離間して配設された、前記第１ＩＧＢＴ部を通過する電流の検出に用いられる第２ＩＧＢＴ部と、
    前記半導体基板の前記第１主面と逆側の第２主面に選択的に配設された第２導電型の不純物領域と
    を備え、
    前記第２主面のうち前記第２ＩＧＢＴ部に対応する第２範囲の面積に対する、前記第２範囲内の前記不純物領域の面積比率は、前記第２主面のうち前記第１ＩＧＢＴ部に対応する第１範囲の面積に対する、前記第１範囲内の前記不純物領域の面積比率よりも低い、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記不純物領域は、前記第１範囲の全てに配設されるが、前記第２範囲には選択的に配設されている、半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記不純物領域は、前記第１範囲にも前記第２範囲にも選択的に配設されている、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板の前記第２主面のうち、前記第１ＩＧＢＴ部と前記第２ＩＧＢＴ部との間の部分に対応する範囲に配設されたキャリア移動阻害領域をさらに備える、半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記キャリア移動阻害領域は、平面視において前記第２範囲を囲んで配設されている、半導体装置。
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