JPH07335879A - 保護回路内蔵絶縁ゲート半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 保護回路素子をＩＧＢＴに内蔵する場合、コ
レクタからの注入キャリアにより、内蔵する保護回路素
子に付随する寄生素子の動作による保護回路が誤動作す
るという問題点を解決する。 【構成】 検出素子を除く保護回路素子形成領域３に対
応するコレタク層５に、コレクタ電極４からのキャリア
の注入を阻止する構造の第５の層７を設けたものであ
り、該第５の層が、他方導電型の短絡層７、半導体基体
内に選択的に結晶欠陥領域を形成した構造、半導体基体
内に選択的に絶縁物層を形成した構造、第１の電極を削
除した構造、第１の層の不純物濃度を他の領域の第１の
層の不純物濃度よりも低濃度に形成した構造のうちの１
つ又はそれらの組合せからなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、保護回路を内蔵した絶
縁ゲート半導体装置に関する。

【０００２】

【従来の技術】高速で低損失のスイッチング素子として
広く利用されている素子の一つに絶縁ゲートバイポーラ
トランジスタ（以下、これをＩＧＢＴと呼ぶ）がある。
このＩＧＢＴが広く利用されその重要さを増すに従い、
負荷短絡等の事故が発生した場合にＩＧＢＴを保護する
保護回路の重要性が高まってきた。ＩＧＢＴ使用時に回
路に事故が発生すると、過電流や過電圧により素子が破
壊される場合がある。この場合、ＩＧＢＴを破壊から守
る保護回路が必要となる。これは、ＩＧＢＴに接続され
た過電流もしくは過電圧検出素子（以下、検出素子と呼
ぶ。）が異常を検出し、ＩＧＢＴのゲート電圧を制御し
ＩＧＢＴを破壊から守るものである。この保護回路はＩ
ＧＢＴと、ダイオードやトランジスタ、抵抗、コンデン
サなどを組み合わせて構成されており、モジュールなど
にパッケージ化されている場合が多い。

【０００３】一方、ＩＧＢＴを用いた電力変換装置の小
型化の要求が高まっており、構成回路のＩＣ化、ワンチ
ップ化が進められている。前述の保護回路についてもＩ
ＧＢＴ素子内部へのワンチップ化が広く研究されてい
る。前述の保護回路内蔵ＩＧＢＴは、負荷短絡などの事
故時に検出素子によりＩＧＢＴの過電流を検知しＩＧＢ
Ｔゲート電極に接続された保護回路を動作させ、ＩＧＢ
Ｔのゲート電圧を制御することにより素子を破壊から保
護するものである。

【０００４】

【発明が解決しようとする課題】しかしながら、前述の
保護回路内蔵ＩＧＢＴは、保護回路構成素子とＩＧＢＴ
を同一半導体基体内に形成するために保護回路素子に付
随する寄生素子の動作により、保護回路の誤動作が発生
しやすいという問題点がある。保護回路内蔵ＩＧＢＴの
場合、コレクタより注入されたキャリアが、半導体基体
内部に形成された保護回路構成素子の１つに到達する
と、保護回路構成素子に付随する寄生素子が動作し、最
終的には素子がラッチアップし破壊につながったり、保
護回路が誤動作したりするなどの問題点を有している。
本発明は、前記問題点を解決するものであって、保護回
路形成領域へのキャリアの注入による寄生素子の動作を
防止し、保護回路の誤動作をなくした保護回路内蔵絶縁
ゲート半導体装置を提供することを課題とする。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明では、少なくとも、一対の主表面と、一方の
主表面に隣接する一方導電型（例えばｐ型）の第１の層
であるコレクタ層と、該第１の層のコレクタ層と他方の
主表面とに隣接する他方導電型（例えばｎ型）の第２の
層であるドリフト層とを有する半導体基体がそれぞれ隣
接する第１の領域と第２の領域と第３の領域とに分か
れ、第１の領域には少なくとも、他方の主表面に隣接し
て第２の層のドリフト層内に選択的に複数形成された一
方導電型の第３の層であるベース層と、他方の主表面に
隣接して第３の層のベース層内に選択的に形成された他
方導電型の第４の層であるエミッタ層と、一方の主表面
に形成された第１の電極であるコレクタ電極、他方の主
表面の第３の層のベース層の露出部分に絶縁膜を介して
形成された第２の電極であるゲート電極、他方の主表面
の第３の層のべース層と第４の層のエミッタ層とに接触
して形成された第３の電極であるエミッタ電極とからな
る絶縁ゲート半導体素子が配置形成され、第２の領域に
は少なくとも、一方の主表面に形成された第１の電極の
コレクタ電極と、他方の主表面に隣接して第２の層のド
リフト層内に前記絶縁ゲート半導体素子１個ないし複数
個からなる検出素子とが形成され、第３の領域には、一
方の主表面に形成された第１の電極のコレクタ電極と保
護回路構成素子とが形成された半導体装置において、第
３の領域に第１の電極のコレクタ電極からのキャリアを
阻止する構造の第５の層を設けたことを特徴とする保護
回路内蔵絶縁ゲート半導体装置としたものである。

【０００６】また、本発明では、少なくとも、一対の主
表面と、一方の主表面に隣接する一方導電型の第１の
層、第１の層に隣接する他方導電型の第２の層、第２の
層と他方の主表面に隣接する一方導電型の第６の層とを
有する半導体基体がそれぞれ隣接する第４の領域と第５
の領域と第６の領域とに分かれ、第４の領域には少なく
とも、他方の主表面に隣接して第６の層内に選択的に複
数形成された他方導電型の第７の層、他方の主表面に隣
接して第７の層内に選択的に形成された一方導電型の第
８の層と、一方の主表面に形成された第１の電極、他方
の主表面の第７の層の露出部分に絶縁膜を介して形成さ
れた第２の電極、他方の主表面の第７の層と第８の層と
に接触して形成された第３の電極とからなる絶縁ゲート
半導体素子が配置形成され、第５の領域には少なくと
も、一方の主表面に形成された第１の電極と、他方の主
表面に隣接して第６の層内に前記絶縁ゲート半導体素子
１個ないし複数個からなる検出素子とが形成され、第６
の領域には少なくとも、一方の主表面に形成された第１
の電極と、保護回路構成素子とが形成された半導体装置
において、第６の領域に第１の電極からのキャリアの注
入を阻止する構造の第５の層を設けたことを特徴とする
保護回路内蔵絶縁ゲート半導体装置としたものである。

【０００７】更に、本発明では、少なくとも、一対の主
表面と、一方の主表面に隣接する一方導電型の第１の
層、第１の層と他方の主表面とに隣接する他方導電型の
第２の層とを有する半導体基体がそれぞれ隣接する第７
の領域と第８の領域と第９の領域とに分かれ、第７の領
域には少なくとも、他方の主表面に隣接して第２の層内
に選択的に複数形成された一方導電型の第３の層、他方
の主表面に隣接して第３の層内に選択的に形成された他
方導電型の第４の層と、他方の主表面に隣接して第２の
層内に選択的に形成された一方導電型の第９の層、他方
の主表面に隣接して第９の層内に選択的に形成された他
方導電型の第１０の層と、一方の主表面に形成された第
１の電極、他方の主表面の第２の層の露出部分と第３の
層の露出部分と第９の層の露出部分とに連続して絶縁膜
を介して形成された第４の電極、他方の主表面の第３の
層と第４の層とに接触して形成された第５の電極とから
なる絶縁ゲート半導体素子が配置形成され、第８の領域
には少なくとも、一方の主表面に形成された第１の電極
と、他方の主表面に隣接して第２の層内に前記絶縁ゲー
ト半導体素子１個ないし複数個からなる検出素子とが形
成され、第９の領域には少なくとも、一方の主表面に形
成された第１の電極と、保護回路構成素子とが形成され
た半導体装置において、第９の領域に第１の電極からの
キャリアの注入を阻止する構造の第５の層を設けたこと
を特徴とする保護回路内蔵絶縁ゲート半導体装置とした
ものである。

【０００８】上記の半導体装置において、第１の電極か
らのキャリアの注入を阻止する構造の第５の層は、第１
の層に設けた他方導電型の短絡層であってもよく、ま
た、半導体基体内に選択的に結晶欠陥領域を形成した構
造、半導体基体内に選択的に絶縁物層を形成した構造、
第１の電極を削除した構造、第１の層の不純物濃度を他
の領域の第１の層の不純物濃度よりも低濃度に形成した
構造のうちの１つ又はそれらの組合せからなる。

【０００９】このように、本発明は、一方導電型（例え
ばｐ型）の第１の層であるコレクタ層と、他方の主表面
とコレクタ層の一方の主表面とに隣接して形成された他
方導電型（例えばｎ型）の第２の層であるドリフト層と
を有する半導体基体を第１と第２と第３の領域に分け、
第１の領域には、ドリフト層内にドリフト層の表面に隣
接して選択的に複数形成された一方導電型の第３の層で
あるベース層と、ベース層内にベース層の表面に隣接し
て選択的に形成された他方導電型の第４の層であるエミ
ッタ層と、ベース層とエミッタ層に接触して形成された
第３の電極であるエミッタ電極と、ベース層の表面の露
出部分に絶縁膜を介して形成された第２の電極であるゲ
ート電極とを備えるＩＧＢＴを繰り返し配置した主ＩＧ
ＢＴが形成され、第２の領域には、ドリフト層の表面に
隣接して前記ＩＧＢＴを１個ないし複数個形成した検出
素子が形成され、第３の領域には、保護回路構成素子と
が形成されたものにおいて、第３の領域のコレクタ層
を、前記の第１の電極のコレクタ電極からのキャリアの
注入を阻止する構造に置き換えた構造を具備する。

【００１０】上記の保護回路内蔵絶縁ゲート半導体装置
は、一対の直流端子と、交流出力の相数と同数の交流端
子と、一対の直流端子間に接続され、それぞれスイッチ
ング素子と逆極性のダイオードの並列回路を２個直列接
続した構成から成り、並列回路の相互接続点が異なる交
流端子に接続された交流出力の相数と同数のインバータ
単位とを具備する電力変換装置におけるスイッチング素
子に好適に用いることができる。

【００１１】

【作用】前記手段によれば、この保護回路内蔵絶縁ゲー
ト半導体装置は、保護回路領域へのコレクタ電極からの
キャリアの注入を遮断する。これにより、保護回路領域
へのキャリアの注入により発生する寄生素子の動作を防
止し、保護回路の誤動作、素子のラッチアップを防止す
ることができる。

【００１２】

【実施例】以下、本発明を図面を用いて具体的に説明す
る。 実施例１ 図１、２及び３は、本発明を保護回路内蔵ＩＧＢＴの短
絡保護構造に適用した実施例である。図１は保護回路構
成素子の配置の一部分を示す平面図であり、図２は図１
におけるＡ−Ｂ断面の構造を示す断面図、そして図３は
保護回路の等価回路図である。図２では、半導体基体表
面に形成された各素子は上部に示された配線により接続
されているが、これは図示する上で便宜上このような表
現方法を取っており、実際は図１に示すように半導体基
体表面に形成されたアルミ層や多結晶シリコン層により
各素子が接続されている。

【００１３】図１、２及び３において、１は第１の領域
である主ＩＧＢＴ領域、２は第２の領域である検出素子
形成領域、３は第３の領域である保護回路領域、４は半
導体基体の一方の主表面に形成された第１の電極のコレ
クタ電極、５は半導体基体の一方の主表面に隣接して形
成された一方導電型（例えばｐ型）の第１の層であるコ
レクタ層、６は半導体基体の他方の主表面とコレクタ層
とに隣接して形成された他方導電型（例えばｎ型）の第
２の層であるドリフト層、７はコレクタ層内に形成され
た第５の層である他方導電型のコレクタ短絡層である。
第１の領域の主ＩＧＢＴ領域において、９はドリフト層
内に形成された一方導電型の第３の層であるベース層、
１０はベース層内に形成された他方導電型の第４の層で
あるエミッタ層、１１は他方の主表面に露出したベース
層表面に形成されたゲート絶縁膜、１２はゲート絶縁膜
表面に形成された第２の電極である絶縁ゲート電極、１
３は他方の主表面にベース層とエミッタ層とに隣接して
形成された第３の電極であるエミッタ電極である。

【００１４】第２の領域の検出素子形成領域において、
２０は他方の主表面に隣接してドリフト層内に形成され
たセンスＩＧＢＴ（検出素子）、２１は他方の主表面に
隣接してドリフト層内に形成された一方導電型のセンス
ベース層、２２はセンスベース層内に形成された他方導
電型のセンスエミッタ層、２３はセンスベース層とセン
スエミッタ層とに接触して形成されたセンスエミッタ電
極、２４は他方の主表面に露出したセンスベース層表面
に形成されたセンスゲート絶縁膜、２５はセンスゲート
絶縁膜表面に形成されたセンス絶縁ゲート電極、３０は
他方主表面に形成されセンスＩＧＢＴのエミッタ電極と
主ＩＧＢＴのエミッタ電極とに接続されたセンス抵抗で
ある。

【００１５】また第３の領域の保護回路領域において、
３１は主ＩＧＢＴのゲート電極に接続されたツェナーダ
イオードアノード電極、３２は主ＩＧＢＴのゲート電極
とＭＯＳＦＥＴのドレイン電極とに接続されたツェナー
ダイオード、４０は他方の主表面に隣接して、ドリフト
層内に形成されたＭＯＳＦＥＴ、４１はドリフト層内に
形成された一方導電型のＭＯＳＦＥＴベース層、４２は
ＭＯＳＦＥＴベース層内に形成された他方導電型のＭＯ
ＳＦＥＴドレイン層、４３はＭＯＳＦＥＴベース層内に
形成された他方導電型のＭＯＳＦＥＴエミッタ層、４４
はＭＯＳＦＥＴドレイン層に接触して形成されたＭＯＳ
ＦＥＴドレイン電極、４５はＭＯＳＦＥＴベース層の露
出部分に形成されたＭＯＳＦＥＴ絶縁ゲート膜、４６は
ＭＯＳＦＥＴ絶縁ゲート膜表面に形成されたＭＯＳＦＥ
Ｔ絶縁ゲート電極、４７はＭＯＳＦＥＴベース層とＭＯ
ＳＦＥＴソース層とに接触して形成されたＭＯＳＦＥＴ
ソース電極である。

【００１６】５０は主ＩＧＢＴとセンス抵抗の一端とＭ
ＯＳＦＥＴのソース電極に接続されたエミッタ電極端
子、５１は主ＩＧＢＴとセンスＩＧＢＴのゲート電極に
接続されたゲート電極端子である。保護回路の動作につ
いて簡単に説明すると、図１、図２、図３において、Ｉ
ＧＢＴに短絡電流が流れると、ＩＧＢＴ１と並列に接続
されているセンスＩＧＢＴ２０に流れている電流が増加
し、抵抗３０の両端の電位差を増加させる。抵抗３０の
一方の端子に接続されているＭＯＳＦＥＴ４０のゲート
電位もこれに伴い上昇する。ＭＯＳＦＥＴ４０のゲート
電位が上昇してしきい値電圧を越えるとＭＯＳＦＥＴ４
０がオンし、ゲート電極端子５１の電位をツェナーダイ
オード３２の降伏電圧とＭＯＳＦＥＴ４０オン電圧の合
計まで低下させる。ＩＧＢＴのゲート電圧の制限によ
り、ＩＧＢＴに流れている短絡電流が制限され、素子を
破壊から守る。

【００１７】上記構造の保護回路内蔵ＩＧＢＴでは、主
ＩＧＢＴ動作時にコレクタ電極から注入されるキャリア
の一部が、保護回路構成素子の１つであるＭＯＳＦＥＴ
のＭＯＳＦＥＴソース層に漏れてしまう。この漏れ電流
は主ＩＧＢＴの電流量の増加に伴い大きくなり、ある特
定の電流量を越えるとＭＯＳＦＥＴと主ＩＧＢＴにより
構成される寄生素子が動作してしまう。寄生素子の動作
により最終的には保護回路の誤動作やラッチアップによ
る素子の破壊などを引き起こす。このため、本実施例で
は保護回路構成素子形成領域に対応するコレクタ層をコ
レクタ層とは異なる導電形（ここではｎ型）のコレクタ
短絡層で置き換え、この領域のコレクタ電極からのキャ
リアの注入を阻止した構造を形成している。この領域で
のキャリアの注入が阻止されたために、保護回路構成素
子に到達するキャリアが減少し、付随する寄生素子の動
作を抑えることが出来る。

【００１８】実施例２ 図４は、本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す他の実施例である。図４は保護回路
素子形成領域の断面構造の一部分を示す。図４におい
て、６０は保護回路構成素子が形成された領域に対応し
た半導体基体中に、選択的に形成された結晶欠陥領域で
ある。図中のその他の番号は、実施例１と同じである。

【００１９】本実施例においては、コレクタ電極から注
入されたキャリアは結晶欠陥領域６０に入ると結晶欠陥
にトラップされ、保護回路素子への到達がはばまれるこ
とになる。これにより、保護回路素子に付随する寄生素
子の動作を阻止することができ保護回路の誤動作、素子
の破壊を防止する。この場合、結晶欠陥領域の形成方法
としては過電流粒子の照射などがある。荷電粒子の照射
はセンスＩＧＢＴを除く保護回路素子形成領域に対応す
るドリフト層の一部やコレクタ層に選択的に照射する。
これは、センスＩＧＢＴに対応する半導体基体内に荷電
粒子の照射を行うとセンスＩＧＢＴに流れるセンス電流
が減少し、センス感度が低下する恐れがあるためであ
る。本実施例の特徴としては荷電粒子の照射により結晶
欠陥領域を形成できるために、容易な製造プロセス効果
を上げることができる。

【００２０】実施例３ 図５は本発明による保護回路内蔵ＩＧＢＴの短絡保護構
造への適用を示す他の実施例である。図５では保護回路
素子形成領域の断面構造の一部分を示す。図５におい
て、６１はセンスＩＧＢＴを除く保護回路領域に対応す
る半導体基体内部に選択的に形成された絶縁物層であ
る。本実施例によれば、絶縁物層６１を形成したことに
より、コレクタ電極より注入されたキャリアの保護回路
構成素子への到達を阻止することが出来る。これによ
り、寄生素子による保護回路の誤動作を防止することが
可能となる。本実施例において、絶縁物層の形成には酸
素の注入などがある。高エネルギーによる酸素の半導体
基体への注入により選択的に半導体基体内に絶縁物層を
形成する。

【００２１】実施例４ 図６は本発明による保護回路内蔵ＩＧＢＴの短絡保護構
造への適用を示す他の実施例である。図６では保護回路
素子形成領域の断面構造の一部分を示す。図６において
は、保護回路構成素子形成領域に対応する部分のコレク
タ電極３を削除した構造となっている。コレクタ電極を
部分的に削除したことにより、電極削除部分からのキャ
リアの注入が無くなり、寄生素子の誤動作を防ぐことが
出来る。

【００２２】実施例５ 図７は本発明による保護回路内蔵ＩＧＢＴの短絡保護構
造への適用を示す他の実施例である。図７では保護回路
素子形成領域の断面構造の一部分を示す。図７におい
て、６２はセンスＩＧＢＴを除く保護回路素子に対応す
るコレクタ層５の不純物濃度をセンスＩＧＢＴに対応す
るコレクタ層及び第１の領域のコレクタ層の不純物濃度
よりも選択的に低不純物濃度に形成した低濃度コレクタ
層である。

【００２３】本実施例によれば、６２を低不純物濃度と
したことにより、センスＩＧＢＴ２０を除く保護回路素
子形成領域へのコレクタ層５からのキャリアの注入が抑
制され、保護回路素子に付随する寄生素子の動作を抑制
することができ、保護回路の誤動作、素子のラッチアッ
プを防止する。上述の実施例ではドリフト層を低不純物
濃度の均一な層で形成したノンパンチスルー型のＩＧＢ
Ｔについて述べたが、コレクタ層に隣接するドリフト層
の一部分を高不純物濃度に形成したパンチスルー型のＩ
ＧＢＴについても適用出来、同様の効果を得られる。次
に、パンチスルー型ＩＧＢＴに特有な実施例について示
す。

【００２４】実施例６ 図８は本発明による保護回路内蔵ＩＧＢＴの短絡保護構
造への適用を示す他の実施例である。本実施例ではＩＧ
ＢＴの１変形例であるドリフト層の一部分を高不純物濃
度に形成したパンチスルー型ＩＧＢＴへの適用について
示す。図８では保護回路素子形成領域の断面構造の一部
分を示す。

【００２５】図８において、６３はコレクタ層に隣接し
たドリフト層の一部分を高不純物濃度形成した他方導電
型のバッファ層であり、６４はセンスＩＧＢＴを除く保
護回路素子に対応するバッファ層５の不純物濃度をセン
スＩＧＢＴに対応するバッファ層及び第１の領域のバッ
ファ層の不純物濃度よりも選択的に高不純物濃度に形成
した高濃度バッファ層である。本実施例によれば、６３
を高不純物濃度としたことにより、センスＩＧＢＴ２０
を除く保護回路素子形成領域へのコレクタ層５からのキ
ャリアの注入が抑制され保護回路素子に付随する寄生素
子の動作を抑制することができ保護回路の誤動作を防止
する。

【００２６】以上の様に保護回路素子へのキャリアの注
入を防ぐ手段について代表的な例を挙げて示したが、前
述の手段を組合せて実施すればより効果的に寄生動作の
防止を行うことが出来る。上記の実施例では、ＩＧＢＴ
への適用についてのみ示したが、保護回路を内蔵する素
子ならば他の絶縁ゲート半導体素子への適用も出来る。
他の半導体素子への適用の一例を以下に示す。

【００２７】実施例７ 図９は本発明による保護回路内蔵絶縁ゲートコントロー
ルサイリスタ（以下、ＭＣＴと呼ぶ）への適用を示す実
施例である。図９では保護回路素子形成領域の断面構造
の一部分を示す。図９において、１０１は第４の領域で
ある主ＭＣＴ領域、１０２は第５の領域である検出素子
形成領域、１０３は第６の領域である保護回路領域、１
０４は半導体基体の一方の主表面に形成されたアノード
電極、１０５は半導体基体の一方の主表面に隣接して形
成された一方導電型（例えばｐ型）のエミッタ層、１０
６は半導体基体内にエミッタ層に隣接して形成された他
方導電型（例えばｎ型）のｎベース層、１０７は半導体
基体内に他方の主表面とｎベース層とに隣接して形成さ
れた一方導電型導電形のｐベース層、１０８はエミッタ
層内に形成された他方導電型のエミッタ短絡層である。

【００２８】主ＭＣＴ領域において、１０９はｐベース
層内に形成された他方導電型のｎエミッタ層、１１０は
ｎエミッタ層内に形成された一方導電型のカソード層、
１１１は他方の主表面に露出したｎエミッタ層表面に形
成されたゲート絶縁膜、１１２はゲート絶縁膜表面に形
成された絶縁ゲート電極、１１３は他方の主表面にｎエ
ミッタ層とカソード層とに接触して形成されたカソード
電極である。

【００２９】検出素子形成領域において、１２０は他方
の主表面に隣接してｐベース層内に形成されたセンスＭ
ＣＴ（検出素子）、１２１は他方の主表面に隣接してｐ
ベース層内に形成された他方導電型のセンスｎエミッタ
層、１２２はセンスｎエミッタ層内に形成された一方導
電型のセンスカソード層、１２３はセンスｎエミッタ層
とセンスカソード層とに接触して形成されたセンスカソ
ード電極、１２４は他方の主表面に露出したセンスｎエ
ミッタ層表面に形成されたセンスゲート絶縁膜、１２５
はセンスゲート絶縁膜表面に形成されたセンス絶縁ゲー
ト電極、１３０は他方表面に形成されたセンスＭＣＴの
カソード電極と主ＭＣＴのカソード電極とに接続された
センス抵抗である。

【００３０】また、保護回路領域において、１３１は主
ＭＣＴのゲート電極に接続されたツェナーダイオードア
ノード電極、３２は主ＭＣＴのゲート電極とＭＯＳＦＥ
Ｔのドレイン電極とに接続されたツェナーダイオード、
１４０は他方の主表面に隣接して、ｐベース層内に形成
されたＭＯＳＦＥＴ、１４１はドリフト層内に形成され
た他方導電型のＭＯＳＦＥＴベース層、１４２はＭＯＳ
ＦＥＴベース層内に形成された一方導電型のＭＯＳＦＥ
Ｔドレイン層、１４３はＭＯＳＦＥＴベース層内に形成
された一方導電型のＭＯＳＦＥＴエミッタ層、１４４は
ＭＯＳＦＥＴドレイン層に接触して形成されたＭＯＳＦ
ＥＴドレイン電極、１４５はＭＯＳＦＥＴベース層の露
出部分に形成されたＭＯＳＦＥＴ絶縁ゲート膜、１４６
はＭＯＳＦＥＴ絶縁ゲート膜表面に形成されたＭＯＳＦ
ＥＴ絶縁ゲート電極、１４７はＭＯＳＦＥＴベース層と
ＭＯＳＦＥＴソース層とに接触して形成されたＭＯＳＦ
ＥＴソース電極である。

【００３１】１５０は主ＭＣＴカソード電極とセンス抵
抗の一端とＭＯＳＦＥＴのソース電極に接続されたカソ
ード電極端子、１５１は主ＭＣＴとセンスＩＧＢＴのゲ
ート電極に接続されたゲート電極端子である。本実施例
は、実施例１におけるＩＧＢＴをＭＣＴで置き換えたも
のであるが、実施例２〜５においてもＩＧＢＴとＭＣＴ
とを置き換えて同様の効果が得られる。

【００３２】実施例８ 図１０は本発明による保護回路内蔵エミッタスイッチサ
イリスタ（以下、ＥＳＴと呼ぶ）への適用を示す実施例
である。図１０では保護回路素子形成領域の断面構造の
一部分を示す。図１０において、２０１は第７の領域で
ある主ＥＳＴ領域、２０２は第８の領域である検出素子
形成領域、２０３は第９の領域である保護回路領域、２
０４は半導体基体の一方の主表面に形成されたアノード
電極、２０５は半導体基体の一方の主表面に隣接して形
成された一方導電型（例えばｐ型）のアノード層、２０
６は半導体基体の他方の主表面とアノード層とに隣接し
て形成された他方導電型（例えばｎ型）のドリフト層、
２０７はアノード層内に形成された他方導電型のアノー
ド短絡層である。

【００３３】主ＥＳＴ領域において、２０９はドリフト
層内に形成された一方導電型のベース層、２１０はベー
ス層内に形成された他方導電型のカソード層、２１１は
他方の主表面に露出したベース層表面に形成されたゲー
ト絶縁膜、２１２はゲート絶縁膜表面に形成された絶縁
ゲート電極、２１３は他方の主表面にベース層とカソー
ド層とに隣接して形成されたカソード電極、２１４は他
方の主表面に隣接してドリフト層内にベース層と離して
選択的に形成された一方導電型のフロートベース層、２
１５は他方の主表面に隣接して、フロートベース内に選
択的に形成された他方導電型のフロート層である。

【００３４】検出素子形成領域において、２２０は他方
の主表面に隣接してドリフト層内に形成されたセンスＥ
ＳＴ（検出素子）、２２１は他方の主表面に隣接してド
リフト層内に形成された一方導電型のセンスベース層、
２２２はセンスベース層内に形成された他方導電型のセ
ンスカソード層、２２３はセンスベース層とセンスカソ
ード層とに接触して形成されたセンスカソード電極、２
２４は他方の主表面に露出したセンスベース層表面に形
成されたセンスゲート絶縁膜、２２５はセンスゲート絶
縁膜表面に形成されたセンス絶縁ゲート電極、２２６は
他方の主表面に隣接してドリフト層内にセンスベース層
と特定の距離をとって選択的に形成された一方導電型の
センスフロートベース層、２２７は他方の主表面に隣接
して、センスフロートベース内に選択的に形成された他
方導電型のセンスフロート層、２３０は他方主表面に形
成されたセンスＥＳＴのカソード電極と主ＥＳＴのカソ
ード電極とに接続されたセンス抵抗である。

【００３５】また保護回路領域において、２３１は主Ｅ
ＳＴのゲート電極に接続されたツェナーダイオードアノ
ード電極、２３２は主ＥＳＴのゲート電極とＭＯＳＦＥ
Ｔのドレイン電極とに接続されたツェナーダイオード、
２４０は他方の主表面に隣接して、ドリフト層内に形成
されたＭＯＳＦＥＴ、２４１はドリフト層内に形成され
た一方導電型のＭＯＳＦＥＴベース層、２４２はＭＯＳ
ＦＥＴベース層内に形成された他方導電型のＭＯＳＦＥ
Ｔドレイン層、２４３はＭＯＳＦＥＴベース層内に形成
された他方導電型のＭＯＳＦＥＴエミッタ層、２４４は
ＭＯＳＦＥＴドレイン層に接触して形成されたＭＯＳＦ
ＥＴドレイン電極、２４５はＭＯＳＦＥＴベース層の露
出部分に形成されたＭＯＳＦＥＴ絶縁ゲート膜、２４６
はＭＯＳＦＥＴ絶縁ゲート膜表面に形成されたＭＯＳＦ
ＥＴ絶縁ゲート電極、２４７はＭＯＳＦＥＴベース層と
ＭＯＳＦＥＴソース層とに接触して形成されたＭＯＳＦ
ＥＴソース電極である。

【００３６】２５０は主ＥＳＴとセンス抵抗の一端とＭ
ＯＳＦＥＴのソース電極に接続されたカソード電極端
子、２５１は主ＥＳＴとセンスＩＥＳＴのゲート電極に
接続されたゲート電極端子である。本実施例は、実施例
１におけるＩＧＢＴをＥＳＴで置き換えたものである
が、実施例２〜６においてもＩＧＢＴとＥＳＴとを置き
換えて同様の効果が得られる。以上の様に本発明をＩＧ
ＢＴ、ＭＣＴ、ＥＳＴに適用した例を示したが、本発明
は他の保護回路を有する素子にも適用することが可能で
ある。他の素子においても発明の本質は同様であり、同
様の効果が得られる。

【００３７】実施例９ 次に、本発明を適用した素子を用いて構成されたインバ
ータの一実施例を示す。図１１は本発明のインバータへ
の適用の一実施例を示す回路図である。図１１におい
て、４４３及び４４４は直流電源Ｅに接続される一対の
直流端子、４４５及び４４６、４４７及び４４８、４４
９及び４５０はそれぞれ直列接続されて一対の直流端子
４４３及び４４４間に極性を揃えて並列接続された本発
明を適用したスイッチ素子、４５１、４５２、４５３、
４５４、４５５及び４５６は各スイッチ素子に極性を逆
にして並列接続された負荷電流を還流させるダイオー
ド、４５７、４５８及び４５９は直列接続された２個の
スイッチ素子の接続点からそれぞれ引き出された交流出
力の相数と同数（３個）の交流端子である。

【００３８】このように電力変換装置を本発明を適用し
たスイッチ素子で構成すれば、スイッチ素子の保護回路
を新たに形成する必要がなく、装置の小型軽量化、低コ
スト化が図れる。以上、本発明の特定の実施例について
説明してきたが、これに基づき多くの変形や変更を実施
することができる。例えば、ｎ型半導体材料とｐ型半導
体材料とを逆にした相補型の半導体素子等が考えられ
る。

【００３９】

【発明の効果】以上説明したように、保護回路構成素子
に対応する半導体基体内に保護回路構成素子形成領域へ
のキャリアの侵入を抑制又は防止する構造を設けること
により、寄生素子の動作を防止することが出来、保護回
路の誤動作を無くすことが可能になる。

【図面の簡単な説明】

【図１】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例１の平面構造図である。

【図２】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例１の断面構造図である。

【図３】図１の等価回路図である。

【図４】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例２の断面構造図である。

【図５】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例３の断面構造図である。

【図６】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例４の断面構造図である。

【図７】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例５の断面構造図である。

【図８】本発明による保護回路内蔵ＩＧＢＴの短絡保護
構造への適用を示す実施例６の断面構造図である。

【図９】本発明による保護回路内蔵ＭＣＴの短絡保護構
造への適用を示す実施例７の断面構造図である。

【図１０】本発明による保護回路内蔵ＥＳＴの短絡保護
構造への適用を示す実施例８の断面構造図である。

【図１１】本発明による保護回路内蔵ＩＧＢＴのインバ
ータへの適用を示す回路図である。

【符号の説明】

１：主ＩＧＢＴ領域、２：検出素子形成領域、３：保護
回路領域、４：コレクタ電極、５：コレクタ層、６：ド
リフト層、７：コレクタ短絡層、９：ベース層、１０：
エミッタ層、１１：ゲート絶縁膜、１２：絶縁ゲート電
極、１３：エミッタ電極、２０：センスＩＧＢＴ（検出
素子）、２１：センスベース層、２２：センスエミッタ
層、２３：センスエミッタ電極、２４：センスゲート絶
縁膜、２５：センス絶縁ゲート電極、３０：センス抵
抗、３１：ツェナーダイオードアノード電極、３２：ツ
ェナーダイオード、４０：ＭＯＳＦＥＴ、４１：ＭＯＳ
ＦＥＴベース層、４２：ＭＯＳＦＥＴドレイン層、４
３：ＭＯＳＦＥＴソース層、４４：ＭＯＳＦＥＴドレイ
ン電極、４５：ＭＯＳＦＥＴドレイン絶縁ゲート膜、４
６：ＭＯＳＦＥＴドレイン絶縁ゲート電極、４７：ＭＯ
ＳＦＥＴソース電極、５０、エミッタ電極端子、５１：
ゲート電極端子、６０：結晶欠陥領域、６１：絶縁物
層、６２：低濃度コレクタ層、６３：バッファ層、６
４：高濃度バッファ層、１０１：主ＭＣＴ領域、１０
２：検出素子形成領域、１０３：保護回路領域、１０
４：アノード電極、１０５：エミッタ層、１０６：ｎベ
ース層、１０７：ｐベース層、１０８：エミッタ短絡
層、１０９：ｎエミッタ層、１１０：カソード層、１１
１：ゲート絶縁膜、１１２：絶縁ゲート電極、１１３：
カソード電極、１２０：センスＭＣＴ（検出素子）、１
２１：センスｎエミッタ層、１２２：センスカソード
層、１２３：センスカソード電極、１２４：センスゲー
ト絶縁膜、１２５：センス絶縁ゲート電極、１３０：セ
ンス抵抗、１３１：ツェナーダイオードアノード電極、
１３２：ツェナーダイオード、１４０：ＭＯＳＦＥＴ、
１４１：ＭＯＳＦＥＴベース層、１４２：ＭＯＳＦＥＴ
ドレイン層、１４３：ＭＯＳＦＥＴエミッタ層、１４
４：ＭＯＳＦＥＴドレイン電極、１４５：ＭＯＳＦＥＴ
絶縁ゲート膜、１４６：ＭＯＳＦＥＴ絶縁ゲート電極、
１４７：ＭＯＳＦＥＴソース電極、１５０：カソード電
極端子、１５１：ゲート電極端子、２０１：主ＥＳＴ領
域、２０２：検出素子形成領域、２０３：保護回路領
域、２０４：アノード電極、２０５：アノード層、２０
６：ドリフト層、２０７：アノード短絡層、２０９：ベ
ース層、２１０：カソード層、２１１：ゲート絶縁膜、
２１２：絶縁ゲート電極、２１３：カソード電極、２１
４：フロートベース層、２１５：フロート層、２２０：
センスＥＳＴ（検出素子）、２２１：センスベース層、
２２２：センスカソード層、２２３：センスカソード電
極、２２４：センスゲート絶縁膜、２２５：センス絶縁
ゲート電極、２２６：センスフロートベース層、２２
７：センスフロート層、２３０：センス抵抗、２３１：
ツェナーダイオードアノード電極、２３２：ツェナーダ
イオード、２４０：ＭＯＳＦＥＴ、２４１：ＭＯＳＦＥ
Ｔベース層、２４２：ＭＯＳＦＥＴドレイン層、２４
３：ＭＯＳＦＥＴエミッタ層、２４４：ＭＯＳＦＥＴド
レイン電極、２４５：ＭＯＳＦＥＴ絶縁ゲート膜、２４
６：ＭＯＳＦＥＴ絶縁ゲート電極、２４７：ＭＯＳＦＥ
Ｔソース電極、２５０：カソード電極端子、２５１：ゲ
ート電極端子、４４３，４４４：直流端子、４４５，４
４６，４４７，４４８，４４９，４５０：本発明を適用
したスイッチ素子、４５１，４５２，４５３，４５４，
４５５，４５６：ダイオード、４５７、４５８，４５
９：交流端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅原 良孝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 少なくとも、一対の主表面と、一方の主
   表面に隣接する一方導電型の第１の層、第１の層と他方
   の主表面とに隣接する他方導電型の第２の層とを有する
   半導体基体がそれぞれ隣接する第１の領域と第２の領域
   と第３の領域とに分かれ、 第１の領域には少なくとも、他方の主表面に隣接して第
   ２の層内に選択的に複数形成された一方導電型の第３の
   層、他方の主表面に隣接して第３の層内に選択的に形成
   された他方導電型の第４の層と、一方の主表面に形成さ
   れた第１の電極、他方の主表面の第３の層の露出部分に
   絶縁膜を介して形成された第２の電極、他方の主表面の
   第３の層と第４の層とに接触して形成された第３の電極
   とからなる絶縁ゲート半導体素子が配置形成され、 第２の領域には少なくとも、一方の主表面に形成された
   第１の電極と、他方の主表面に隣接して第２の層内に前
   記絶縁ゲート半導体素子１個ないし複数個からなる検出
   素子とが形成され、 第３の領域には少なくとも、一方の主表面に形成された
   第１の電極と、保護回路構成素子とが形成された半導体
   装置において、 第３の領域に第１の電極からのキャリアの注入を阻止す
   る構造の第５の層を設けたことを特徴とする保護回路内
   蔵絶縁ゲート半導体装置。
2. 【請求項２】 少なくとも、一対の主表面と、一方の主
   表面に隣接する一方導電型の第１の層、第１の層に隣接
   する他方導電型の第２の層、第２の層と他方の主表面に
   隣接する一方導電型の第６の層とを有する半導体基体が
   それぞれ隣接する第４の領域と第５の領域と第６の領域
   とに分かれ、 第４の領域には少なくとも、他方の主表面に隣接して第
   ６の層内に選択的に複数形成された他方導電型の第７の
   層、他方の主表面に隣接して第７の層内に選択的に形成
   された一方導電型の第８の層と、一方の主表面に形成さ
   れた第１の電極、他方の主表面の第７の層の露出部分に
   絶縁膜を介して形成された第２の電極、他方の主表面の
   第７の層と第８の層とに接触して形成された第３の電極
   とからなる絶縁ゲート半導体素子が配置形成され、 第５の領域には少なくとも、一方の主表面に形成された
   第１の電極と、他方の主表面に隣接して第６の層内に前
   記絶縁ゲート半導体素子１個ないし複数個からなる検出
   素子とが形成され、 第６の領域には少なくとも、一方の主表面に形成された
   第１の電極と、保護回路構成素子とが形成された半導体
   装置において、 第６の領域に第１の電極からのキャリアの注入を阻止す
   る構造の第５の層を設けたことを特徴とする保護回路内
   蔵絶縁ゲート半導体装置。
3. 【請求項３】 少なくとも、一対の主表面と、一方の主
   表面に隣接する一方導電型の第１の層、第１の層と他方
   の主表面とに隣接する他方導電型の第２の層とを有する
   半導体基体がそれぞれ隣接する第７の領域と第８の領域
   と第９の領域とに分かれ、 第７の領域には少なくとも、他方の主表面に隣接して第
   ２の層内に選択的に複数形成された一方導電型の第３の
   層、他方の主表面に隣接して第３の層内に選択的に形成
   された他方導電型の第４の層と、他方の主表面に隣接し
   て第２の層内に選択的に形成された一方導電型の第９の
   層、他方の主表面に隣接して第９の層内に選択的に形成
   された他方導電型の第１０の層と、一方の主表面に形成
   された第１の電極、他方の主表面の第２の層の露出部分
   と第３の層の露出部分と第９の層の露出部分とに連続し
   て絶縁膜を介して形成された第４の電極、他方の主表面
   の第３の層と第４の層とに接触して形成された第５の電
   極とからなる絶縁ゲート半導体素子が配置形成され、 第８の領域には少なくとも、一方の主表面に形成された
   第１の電極と、他方の主表面に隣接して第２の層内に前
   記絶縁ゲート半導体素子１個ないし複数個からなる検出
   素子とが形成され、 第９の領域には少なくとも、一方の主表面に形成された
   第１の電極と、保護回路構成素子とが形成された半導体
   装置において、 第９の領域に第１の電極からのキャリアの注入を阻止す
   る構造の第５の層を設けたことを特徴とする保護回路内
   蔵絶縁ゲート半導体装置。
4. 【請求項４】 第１の電極からのキャリアの注入を阻止
   する構造の第５の層が、第１の層に設けた他方導電型の
   短絡層であることを特徴とする請求項１〜３のいずれか
   １項記載の保護回路内蔵絶縁ゲート半導体装置。
5. 【請求項５】 第１の電極からのキャリアの注入を阻止
   する構造の第５の層が、半導体基体内に選択的に結晶欠
   陥領域を形成した構造であることを特徴とする請求項１
   〜４のいずれか１項記載の保護回路内蔵絶縁ゲート半導
   体装置。
6. 【請求項６】 第１の電極からのキャリアの注入を阻止
   する構造の第５の層が、半導体基体内に選択的に絶縁物
   層を形成した構造であることを特徴とする請求項１〜５
   のいずれか１項記載の保護回路内蔵絶縁ゲート半導体装
   置。
7. 【請求項７】 第１の電極からのキャリアの注入を阻止
   する構造の第５の層が、第１の電極を削除した構造であ
   ることを特徴とする請求項１〜６のいずれか１項記載の
   保護回路内蔵絶縁ゲート半導体装置。
8. 【請求項８】 第１の電極からのキャリアの注入を阻止
   する構造の第５の層が、第１の層の不純物濃度を他の領
   域の第１の層の不純物濃度よりも低濃度に形成した構造
   であることを特徴とする請求項１〜７のいずれか１項記
   載の保護回路内蔵絶縁ゲート半導体装置。
9. 【請求項９】 一対の直流端子と、交流出力の相数と同
   数の交流端子と、一対の直流端子間に接続され、それぞ
   れスイッチング素子と逆極性のダイオードの並列回路を
   ２個直列接続した構成から成り、並列回路の相互接続点
   が異なる交流端子に接続された交流出力の相数と同数の
   インバータ単位とを具備する電力変換装置において、 スイッチング素子が請求項１〜８のいずれか１項記載の
   保護回路内蔵絶縁ゲート半導体装置であることを特徴と
   する電力変換装置。