JP2000077662A - 半導体スイッチング素子 - Google Patents
半導体スイッチング素子Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】電流の高速遮断時に回路エネルギーによって発
生する過電圧からスイッチング素子を保護する。 【解決手段】基材にワイドバンドギャップ半導体単結晶
を適用し、ｐｎ接合（１０３）のパンチスルー降伏電圧
により素子にかかる電圧をクランプする領域（１０）を
具備させる。 【効果】スイッチング素子のサージ耐量が向上する。
生する過電圧からスイッチング素子を保護する。 【解決手段】基材にワイドバンドギャップ半導体単結晶
を適用し、ｐｎ接合（１０３）のパンチスルー降伏電圧
により素子にかかる電圧をクランプする領域（１０）を
具備させる。 【効果】スイッチング素子のサージ耐量が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧，大電流を
制御する半導体スイッチング素子の構造ならびに応用に
関する。
制御する半導体スイッチング素子の構造ならびに応用に
関する。
【０００２】
【従来の技術】インバータ等の電力変換器に使われる半
導体スイッチング素子の耐電圧は、通常、機器の電源電
圧または出力電圧の２倍程度に高い電圧に設定される。
回路配線のインダクタンスなどに蓄えられたエネルギー
によって電流遮断時に過電圧が発生するからである。と
くに、MOSFETやＩＧＢＴあるいはＳＩＴやＳＩサイリス
タなどの高速スイッチング素子が使われる動作周波数の
高い装置では、電流の変化率（ｄｉ／ｄｔ）に比例して
跳ね上がり電圧が高くなるので、この電圧の抑制が大き
な課題である。半導体素子の高耐圧化は電流通電時のオ
ン損失やスイッチング損失の増大を伴うので電力の変換
効率を損ない、また、電圧の急峻な変化によるノイズ発
生を引き起こすからである。この跳ね上がり電圧を抑制
するために、従来、半導体素子に並列にコンデンサや抵
抗からなるスナバ回路や電圧クランプ回路などを接続す
るとともに回路配線をできるだけ小さくする工夫が施さ
れたり、ゲート回路の工夫などでスイッチング時のｄｉ
／ｄｔを小さくするなどの対策が講じられている。しか
し、これらの対策は（１）スナバやクランプ回路に生じ
る電力損失が大きい、（２）回路構成が複雑になり装置
が大きくなる、（３）スイッチングの高速化の妨げにな
るなどの問題点がある。また、スイッチング素子にツェ
ナーダイオードなどを併設して過電圧を抑制する方法が
あるが、従来のシリコン半導体を基材とした定電圧ダイ
オードはサージ吸収できるエネルギーが小さく、用途は
比較的低電圧の回路に制限されている。
導体スイッチング素子の耐電圧は、通常、機器の電源電
圧または出力電圧の２倍程度に高い電圧に設定される。
回路配線のインダクタンスなどに蓄えられたエネルギー
によって電流遮断時に過電圧が発生するからである。と
くに、MOSFETやＩＧＢＴあるいはＳＩＴやＳＩサイリス
タなどの高速スイッチング素子が使われる動作周波数の
高い装置では、電流の変化率（ｄｉ／ｄｔ）に比例して
跳ね上がり電圧が高くなるので、この電圧の抑制が大き
な課題である。半導体素子の高耐圧化は電流通電時のオ
ン損失やスイッチング損失の増大を伴うので電力の変換
効率を損ない、また、電圧の急峻な変化によるノイズ発
生を引き起こすからである。この跳ね上がり電圧を抑制
するために、従来、半導体素子に並列にコンデンサや抵
抗からなるスナバ回路や電圧クランプ回路などを接続す
るとともに回路配線をできるだけ小さくする工夫が施さ
れたり、ゲート回路の工夫などでスイッチング時のｄｉ
／ｄｔを小さくするなどの対策が講じられている。しか
し、これらの対策は（１）スナバやクランプ回路に生じ
る電力損失が大きい、（２）回路構成が複雑になり装置
が大きくなる、（３）スイッチングの高速化の妨げにな
るなどの問題点がある。また、スイッチング素子にツェ
ナーダイオードなどを併設して過電圧を抑制する方法が
あるが、従来のシリコン半導体を基材とした定電圧ダイ
オードはサージ吸収できるエネルギーが小さく、用途は
比較的低電圧の回路に制限されている。
【０００３】このような課題に対してスイッチング素子
自体に電圧をクランプする機能を付加する方法が考えら
れる。しかしながら、シリコンを基材とした従来のスイ
ッチング素子にこの機能を付加した場合には、前記のツ
ェナーダイオードと同様に、クランプ機能領域のサージ
吸収能力が小さいため電源電圧が２００Ｖ以上のパワー
回路に耐える素子が実現できない。以上のように、従来
技術の範囲では電圧クランプ機能を備えた比較的高耐圧
のスイッチング素子は実用化されなかった。
自体に電圧をクランプする機能を付加する方法が考えら
れる。しかしながら、シリコンを基材とした従来のスイ
ッチング素子にこの機能を付加した場合には、前記のツ
ェナーダイオードと同様に、クランプ機能領域のサージ
吸収能力が小さいため電源電圧が２００Ｖ以上のパワー
回路に耐える素子が実現できない。以上のように、従来
技術の範囲では電圧クランプ機能を備えた比較的高耐圧
のスイッチング素子は実用化されなかった。
【０００４】
【発明が解決しようとする課題】以上のように、高耐
圧，大電流のパワー回路において生ずる過電圧を自身で
クランプする場合に必要な吸収エネルギーが高く、か
つ、所定の電圧でクランプ動作を開始する機能領域を具
備するという新たな課題を解決する技術手段が必要であ
る。本発明はこれらの課題を解決する新規なスイッチン
グ素子を提供するものである。
圧，大電流のパワー回路において生ずる過電圧を自身で
クランプする場合に必要な吸収エネルギーが高く、か
つ、所定の電圧でクランプ動作を開始する機能領域を具
備するという新たな課題を解決する技術手段が必要であ
る。本発明はこれらの課題を解決する新規なスイッチン
グ素子を提供するものである。
【０００５】本発明の第一の目的は、電圧のクランプ機
能を備えた高耐圧，大電流の高速スイッチング素子の構
造を提供することである。
能を備えた高耐圧，大電流の高速スイッチング素子の構
造を提供することである。
【０００６】本発明の他の目的は、回路エネルギーを吸
収してスイッチング時の異常な過電圧の発生を防止でき
るスイッチング素子の構造を提供することである。
収してスイッチング時の異常な過電圧の発生を防止でき
るスイッチング素子の構造を提供することである。
【０００７】本発明の他の目的は、電圧クランプ機能を
備えたスイッチング素子のクランプ開始電圧の制御方法
を提供する。
備えたスイッチング素子のクランプ開始電圧の制御方法
を提供する。
【０００８】本発明の他の目的は、電圧クランプ機能を
備えたスイッチング素子を適用して回路構成の簡略化な
らびに小型化を実現した電力変換器を提案することであ
る。本発明の他の目的は、上記のスイッチング素子を実
装したパワー変換器モジュールを提供することである。
備えたスイッチング素子を適用して回路構成の簡略化な
らびに小型化を実現した電力変換器を提案することであ
る。本発明の他の目的は、上記のスイッチング素子を実
装したパワー変換器モジュールを提供することである。
【０００９】
【課題を解決するための手段】上記問題を解決するため
に、本発明によるスイッチング素子では半導体材料とし
てバンドギャップエネルギーが２.０ｅＶ 以上のワイド
ギャップ半導体を使用する。また、該スイッチング素子
において電圧を阻止するｐｎ接合を構成する二つの半導
体層のうち、高濃度となる一方の導電型の半導体層のド
ーパント不純物量の総量が減じられた領域を備え、該領
域のパンチスルー現象により制限されたｐｎ接合の降伏
電圧を電圧のクランプ開始電圧とするものである。さら
に、好ましくは、該パンチスルー領域を素子内に分散配
置するものである。
に、本発明によるスイッチング素子では半導体材料とし
てバンドギャップエネルギーが２.０ｅＶ 以上のワイド
ギャップ半導体を使用する。また、該スイッチング素子
において電圧を阻止するｐｎ接合を構成する二つの半導
体層のうち、高濃度となる一方の導電型の半導体層のド
ーパント不純物量の総量が減じられた領域を備え、該領
域のパンチスルー現象により制限されたｐｎ接合の降伏
電圧を電圧のクランプ開始電圧とするものである。さら
に、好ましくは、該パンチスルー領域を素子内に分散配
置するものである。
【００１０】ワイドバンドギャップの半導体を素材とす
れば接合の動作上限温度および結晶の溶融温度が高く、
かつ、熱伝導率も高いので、サージ耐量が大きく繰り返
し動作可能な素子が実現できる。例えば、ＳｉＣはバン
ドギャップエネルギーＥｇが３.２ｅＶとＳｉの１.１２
ｅＶの約３倍大きいので、接合の動作上限温度は1000℃
ほどに高い。そのうえ結晶の溶融温度が２３００℃以上
と高温であり、かつ、熱伝導率もＳｉの３倍高い。この
ため、Ｓｉを素材とした従来の定電圧ダイオードより遥
かに大きなサージ耐量が期待できる。したがって、前記
した要求を全て適える高性能なスイッチング素子の実現
の可能性がある。かかるワイドバンドギャップ半導体と
しては、ＳｉＣ以外にＧａＮやダイヤモンドなどがあ
り、いずれも同様の効果が期待できる。
れば接合の動作上限温度および結晶の溶融温度が高く、
かつ、熱伝導率も高いので、サージ耐量が大きく繰り返
し動作可能な素子が実現できる。例えば、ＳｉＣはバン
ドギャップエネルギーＥｇが３.２ｅＶとＳｉの１.１２
ｅＶの約３倍大きいので、接合の動作上限温度は1000℃
ほどに高い。そのうえ結晶の溶融温度が２３００℃以上
と高温であり、かつ、熱伝導率もＳｉの３倍高い。この
ため、Ｓｉを素材とした従来の定電圧ダイオードより遥
かに大きなサージ耐量が期待できる。したがって、前記
した要求を全て適える高性能なスイッチング素子の実現
の可能性がある。かかるワイドバンドギャップ半導体と
しては、ＳｉＣ以外にＧａＮやダイヤモンドなどがあ
り、いずれも同様の効果が期待できる。
【００１１】また、ｐｎ接合を構成する二つの半導体層
のうち、高濃度となる一方の導電型の半導体層のドーパ
ント不純物量の総量を制御するだけでパンチスルー開始
電圧を制御できるので、低濃度の反対導電型の半導体層
の不純物濃度に依存せず素子のクランプ電圧となるｐｎ
接合の降伏電圧を精密に所要の値に設定できる。
のうち、高濃度となる一方の導電型の半導体層のドーパ
ント不純物量の総量を制御するだけでパンチスルー開始
電圧を制御できるので、低濃度の反対導電型の半導体層
の不純物濃度に依存せず素子のクランプ電圧となるｐｎ
接合の降伏電圧を精密に所要の値に設定できる。
【００１２】さらに、ｐｎ接合のパンチスルー領域を分
割することにより、サージ電流による損失吸収を比較的
面積の大きなアクティブ領域においてほぼ均一に起こさ
せることができ、サージ吸収能力を向上できる。
割することにより、サージ電流による損失吸収を比較的
面積の大きなアクティブ領域においてほぼ均一に起こさ
せることができ、サージ吸収能力を向上できる。
【００１３】上記のスイッチング素子を電力変換器の電
気回路に使用すれば過電圧を吸収する定電圧クランプダ
イオードとしての機能によって、電気回路の耐電圧設計
値が低減できると共に回路構成を簡単化できる。このた
め、電力変換器の小型化が図れる。さらに、回路に使用
される半導体素子の最大耐電圧を小さく出来るので、動
作の損失低減，効率向上が図れ、大幅な省資源，省エネ
ルギーの効果がある。
気回路に使用すれば過電圧を吸収する定電圧クランプダ
イオードとしての機能によって、電気回路の耐電圧設計
値が低減できると共に回路構成を簡単化できる。このた
め、電力変換器の小型化が図れる。さらに、回路に使用
される半導体素子の最大耐電圧を小さく出来るので、動
作の損失低減，効率向上が図れ、大幅な省資源，省エネ
ルギーの効果がある。
【００１４】
【発明の実施の形態】以下、本発明を具体的な実施例を
開示しながら詳細に説明する。
開示しながら詳細に説明する。
【００１５】図１は本発明の第一の実施例であり、電圧
クランプ機能をもった高耐圧のMOSFET（ＩＧＢＴ）のセ
ル断面図を示す。上下に主表面を有する平行平板状のシ
リコンカーバイトの単結晶の半導体基体１には、低抵抗
のｎ+ 型のドレイン層２と、不純物濃度が５〜８×１０
15cm-3、厚さ約１５μｍのドレイン層２よりも高抵抗の
ｎ- 型のドリフト層３が積層される。半導体基板１の一
方の主表面からドリフト層３内に複数個設けられる平均
不純物濃度約２×１０17cm-3、深さ約0.7μｍの比較的
高濃度ｐ+ 型のｐウエル層４１、それぞれのｐウエル層
４１内に設けられた平均不純物濃度約２×１０19cm-3、
深さ約０.２μｍ の高濃度のｎ+ 型のｎソース層５、お
よび前記ｐウエル層４１間の深さが約０.５μｍ 、不純
物総量が約７×１０12cm-2、平均不純物濃度が約８×１
０16cm-3のｐウエル層４１よりも低不純物総量で低濃度
のｐ型のｐ- 層１０がそれぞれ形成されている。また、
ｐ- 層１０は、その両側のｐウエル層４１と接触してい
る。本実施例においては、後に述べる理由から、前記ｐ
ウエル層４１間の間隔において、ｐ- 層１０が形成され
た部分の間隔（図１中に記載したＷp-）がその他の部分
の間隔（図１中に記載したＷp+）より広い。さらに半導
体基体１には、一方の主表面上にｐウエル層４１の表面
およびｐウエル層４１に挟まれた部分で基体表面に露出
したｎ-型のドリフト層３の表面を覆って形成されたＳ
ｉＯ2 膜のゲート酸化膜６，ゲート酸化膜６の上に多結
晶シリコン膜のゲート層９が設けられている。そしてｎ
ソース層５，ｐウエル層４１およびｐ- 層１０のそれぞ
れに低抵抗オーム性接続されたソース電極８、ならびに
他方の主表面となる前記ｎ+ 型のドレイン層２に低抵抗
オーム性接続されたドレイン電極７が設けられている。
クランプ機能をもった高耐圧のMOSFET（ＩＧＢＴ）のセ
ル断面図を示す。上下に主表面を有する平行平板状のシ
リコンカーバイトの単結晶の半導体基体１には、低抵抗
のｎ+ 型のドレイン層２と、不純物濃度が５〜８×１０
15cm-3、厚さ約１５μｍのドレイン層２よりも高抵抗の
ｎ- 型のドリフト層３が積層される。半導体基板１の一
方の主表面からドリフト層３内に複数個設けられる平均
不純物濃度約２×１０17cm-3、深さ約0.7μｍの比較的
高濃度ｐ+ 型のｐウエル層４１、それぞれのｐウエル層
４１内に設けられた平均不純物濃度約２×１０19cm-3、
深さ約０.２μｍ の高濃度のｎ+ 型のｎソース層５、お
よび前記ｐウエル層４１間の深さが約０.５μｍ 、不純
物総量が約７×１０12cm-2、平均不純物濃度が約８×１
０16cm-3のｐウエル層４１よりも低不純物総量で低濃度
のｐ型のｐ- 層１０がそれぞれ形成されている。また、
ｐ- 層１０は、その両側のｐウエル層４１と接触してい
る。本実施例においては、後に述べる理由から、前記ｐ
ウエル層４１間の間隔において、ｐ- 層１０が形成され
た部分の間隔（図１中に記載したＷp-）がその他の部分
の間隔（図１中に記載したＷp+）より広い。さらに半導
体基体１には、一方の主表面上にｐウエル層４１の表面
およびｐウエル層４１に挟まれた部分で基体表面に露出
したｎ-型のドリフト層３の表面を覆って形成されたＳ
ｉＯ2 膜のゲート酸化膜６，ゲート酸化膜６の上に多結
晶シリコン膜のゲート層９が設けられている。そしてｎ
ソース層５，ｐウエル層４１およびｐ- 層１０のそれぞ
れに低抵抗オーム性接続されたソース電極８、ならびに
他方の主表面となる前記ｎ+ 型のドレイン層２に低抵抗
オーム性接続されたドレイン電極７が設けられている。
【００１６】本実施例はいわゆるＤＭＯＳ構造のMOSFET
（ＩＧＢＴ）であって、他の部分より幾分広い間隔の隣
り合うｐウエル層４１間の部分にｐ- 層１０が具備され
たことが一つの特徴である。ｐ- 層１０の作用を以下に
説明する。ドレイン電極７がソース電極８に対して正電
位となる向きの電圧が印加された状態がMOSFETの動作状
態である。ゲート電極９にソース電極８に対して正電位
のゲート信号が与えられている期間はオン状態であり、
この信号をオフにするとMOSFETはオフ状態に移行する。
このとき、印加されたドレイン電圧はｐウエル層４１と
ドリフト層３とで構成されたｐｎ接合４３ならびにｐ-
層１０とドリフト層３とで構成されたｐｎ接合１０３で
阻止される。すなわち、ｐｎ接合４３ならびに１０３を
起点として空乏層がドリフト層３およびｐウエル層４１
ならびにｐ- 層１０内に拡がって電圧を阻止する。各層
への空乏層の拡がりは印加される逆電圧の増加とともに
拡大するが、ゲート酸化膜の在るいわゆるチャネル形成
領域の下方ではｐウエル層４１が比較的高濃度であるの
でｐｎ接合４３から拡がる空乏層は主にドリフト層３に
拡がり、それが重なって高い電圧を阻止する。一方、ｐ
ｎ接合１０３の部分では、ｐ- 層１０の不純物総量及び
濃度がｐウエル層４１よりも低く設定してあるので空乏
層はｐｎ接合１０３の両側に拡がり、ドリフト層３，ｐ
- 層１０の空乏層幅及び平均不純物濃度をそれぞれＸ
ｎ，ＮｎおよびＸｐ，Ｎｐとすれば、Ｘｎ・Ｎｎ＝Ｘｐ
・Ｎｐの関係が保持される。本実施例では、Ｎｐ≫Ｎｎ
なのでＸｐ≪Ｘｎになるが、Ｘｐは、ｐｎ接合の電界強
度が絶縁破壊電界（ＳｉＣの場合は約２×１０6Ｖ／cm
）に達する電圧よりも低い電圧でｐ- 層１０全体に拡
がって前記した一方の主表面に到達し、その電圧でパン
チスルー現象を起こしてｐｎ接合は降伏する。したがつ
て、ｐｎ接合がアバランシェ降伏を起こす以前にパンチ
スルー降伏することになる。
（ＩＧＢＴ）であって、他の部分より幾分広い間隔の隣
り合うｐウエル層４１間の部分にｐ- 層１０が具備され
たことが一つの特徴である。ｐ- 層１０の作用を以下に
説明する。ドレイン電極７がソース電極８に対して正電
位となる向きの電圧が印加された状態がMOSFETの動作状
態である。ゲート電極９にソース電極８に対して正電位
のゲート信号が与えられている期間はオン状態であり、
この信号をオフにするとMOSFETはオフ状態に移行する。
このとき、印加されたドレイン電圧はｐウエル層４１と
ドリフト層３とで構成されたｐｎ接合４３ならびにｐ-
層１０とドリフト層３とで構成されたｐｎ接合１０３で
阻止される。すなわち、ｐｎ接合４３ならびに１０３を
起点として空乏層がドリフト層３およびｐウエル層４１
ならびにｐ- 層１０内に拡がって電圧を阻止する。各層
への空乏層の拡がりは印加される逆電圧の増加とともに
拡大するが、ゲート酸化膜の在るいわゆるチャネル形成
領域の下方ではｐウエル層４１が比較的高濃度であるの
でｐｎ接合４３から拡がる空乏層は主にドリフト層３に
拡がり、それが重なって高い電圧を阻止する。一方、ｐ
ｎ接合１０３の部分では、ｐ- 層１０の不純物総量及び
濃度がｐウエル層４１よりも低く設定してあるので空乏
層はｐｎ接合１０３の両側に拡がり、ドリフト層３，ｐ
- 層１０の空乏層幅及び平均不純物濃度をそれぞれＸ
ｎ，ＮｎおよびＸｐ，Ｎｐとすれば、Ｘｎ・Ｎｎ＝Ｘｐ
・Ｎｐの関係が保持される。本実施例では、Ｎｐ≫Ｎｎ
なのでＸｐ≪Ｘｎになるが、Ｘｐは、ｐｎ接合の電界強
度が絶縁破壊電界（ＳｉＣの場合は約２×１０6Ｖ／cm
）に達する電圧よりも低い電圧でｐ- 層１０全体に拡
がって前記した一方の主表面に到達し、その電圧でパン
チスルー現象を起こしてｐｎ接合は降伏する。したがつ
て、ｐｎ接合がアバランシェ降伏を起こす以前にパンチ
スルー降伏することになる。
【００１７】上記の素子動作において、ｐウエル層４１
間の間隔を規定したＷp-＞Ｗp+という前述の関係が重要
である。ｐ- 層１０のないところでの間隔Ｗp+は、ｐｎ
接合４３がアバランシェ降伏を起こすよりわずかに低い
逆電圧の値で隣り合ったｐウエル層４１から拡がる空乏
層が重なるような間隔に設定される。このため、ｐ-層
１０のあるところでの間隔Ｗp-がこのＷp+より狭い場合
には、ｐ- 層１０を挟む両側のｐウエル層４１から拡が
る空乏層によってｐｎ接合１０３にかかる電界が緩和さ
れる結果、ｐ- 層１０の不純物総量をどんなに下げても
ここでのパンチスルー降伏の開始電圧は間隔Ｗp+の部分
つまりMOSFETの主動作領域のｐｎ接合４３のアバランシ
ェ降伏電圧より低く設定することが困難になる。
間の間隔を規定したＷp-＞Ｗp+という前述の関係が重要
である。ｐ- 層１０のないところでの間隔Ｗp+は、ｐｎ
接合４３がアバランシェ降伏を起こすよりわずかに低い
逆電圧の値で隣り合ったｐウエル層４１から拡がる空乏
層が重なるような間隔に設定される。このため、ｐ-層
１０のあるところでの間隔Ｗp-がこのＷp+より狭い場合
には、ｐ- 層１０を挟む両側のｐウエル層４１から拡が
る空乏層によってｐｎ接合１０３にかかる電界が緩和さ
れる結果、ｐ- 層１０の不純物総量をどんなに下げても
ここでのパンチスルー降伏の開始電圧は間隔Ｗp+の部分
つまりMOSFETの主動作領域のｐｎ接合４３のアバランシ
ェ降伏電圧より低く設定することが困難になる。
【００１８】以上の動作を図２に示した電圧阻止状態
（オフ状態）における電圧・電流特性の模式図で説明す
る。逆電圧を次第に高くして行くとＶＺの電圧において
ｐ- 層１０がパンチスルーを起こし、急激に逆電流が流
れる。ｐ型層の不純物量が多い通常のｐｎ接合に挟まれ
た部分ではアバランシェ電圧ＶＢで電圧降伏するが、本
発明による素子ではＶＺ＜ＶＢとなる所定の電圧ＶＺで
降伏が開始する。この実施例ではアバランシェ電圧ＶＢ
が約１,４００Ｖ に対してパンチスルー電圧ＶＺは約
１,０００Ｖ である。このパンチスルー電圧は、ｐ- 層
１０の不純物の総量に依存することになり、イオン注入
法などによるドーパントの注入量の精密な調整により所
要の電圧に正確に制御できる。逆電圧が次第に高くなり
１０００Ｖの電圧においてｐ- 層１０がパンチスルーを
起こし、そこに急激に逆電流が流れ、それ以上の逆電圧
は素子にはかからない。すなわち、このパンチスルー電
圧に素子はクランプされることになる。この場合、クラ
ンプ電圧で流れる逆電流によって大きな損失が局所的に
発生するが、ＳｉＣの動作限界温度が３０００℃を超え
る高温であるので素子はサージ電流に十分耐える。１０
０μｓの通電期間では約１０００Ａの逆電流が繰り返し
印加されても正常に動作する。以上のように本実施例の
MOSFETではターンオフ過渡時に回路配線のインダクタン
スと電流の急峻な変化によって発生する過電圧は素子自
身で主接合のアバランシェ電圧以下の値にクランプされ
ると同時に回路のエネルギーは素子自身で吸収されるの
で、高速のターンオフにおいても過電圧による素子の動
作速度が制限されることがない。
（オフ状態）における電圧・電流特性の模式図で説明す
る。逆電圧を次第に高くして行くとＶＺの電圧において
ｐ- 層１０がパンチスルーを起こし、急激に逆電流が流
れる。ｐ型層の不純物量が多い通常のｐｎ接合に挟まれ
た部分ではアバランシェ電圧ＶＢで電圧降伏するが、本
発明による素子ではＶＺ＜ＶＢとなる所定の電圧ＶＺで
降伏が開始する。この実施例ではアバランシェ電圧ＶＢ
が約１,４００Ｖ に対してパンチスルー電圧ＶＺは約
１,０００Ｖ である。このパンチスルー電圧は、ｐ- 層
１０の不純物の総量に依存することになり、イオン注入
法などによるドーパントの注入量の精密な調整により所
要の電圧に正確に制御できる。逆電圧が次第に高くなり
１０００Ｖの電圧においてｐ- 層１０がパンチスルーを
起こし、そこに急激に逆電流が流れ、それ以上の逆電圧
は素子にはかからない。すなわち、このパンチスルー電
圧に素子はクランプされることになる。この場合、クラ
ンプ電圧で流れる逆電流によって大きな損失が局所的に
発生するが、ＳｉＣの動作限界温度が３０００℃を超え
る高温であるので素子はサージ電流に十分耐える。１０
０μｓの通電期間では約１０００Ａの逆電流が繰り返し
印加されても正常に動作する。以上のように本実施例の
MOSFETではターンオフ過渡時に回路配線のインダクタン
スと電流の急峻な変化によって発生する過電圧は素子自
身で主接合のアバランシェ電圧以下の値にクランプされ
ると同時に回路のエネルギーは素子自身で吸収されるの
で、高速のターンオフにおいても過電圧による素子の動
作速度が制限されることがない。
【００１９】本実施例においては、ｐ- 層１０が両側の
ウエル層４１に接触していたが、ｐ- 層１０はウエル層
４１から離れていてもよい。しかし、パターンを微細化
やＷp-の寸法精度向上のためには、ｐ- 層１０がウエル
層４１に接触していた方がよい。また、ｐ- 層１０とド
リフト層３で形成されるｐｎ接合１０３の深さは、ウエ
ル層４１とドリフト層３で形成されるｐｎ接合４３の深
さと同じか深くてもよい。ただし、本実施例のようにｐ
ｎ接合１０３の方が浅い場合には、イオン注入法により
ｐｎ接合を形成するのに適するので、ｐ- 層１０の不純
物濃度を高精度に設定することができる。
ウエル層４１に接触していたが、ｐ- 層１０はウエル層
４１から離れていてもよい。しかし、パターンを微細化
やＷp-の寸法精度向上のためには、ｐ- 層１０がウエル
層４１に接触していた方がよい。また、ｐ- 層１０とド
リフト層３で形成されるｐｎ接合１０３の深さは、ウエ
ル層４１とドリフト層３で形成されるｐｎ接合４３の深
さと同じか深くてもよい。ただし、本実施例のようにｐ
ｎ接合１０３の方が浅い場合には、イオン注入法により
ｐｎ接合を形成するのに適するので、ｐ- 層１０の不純
物濃度を高精度に設定することができる。
【００２０】図３は本発明の第一の実施例の単位セルの
二次元的なレイアウトの一例を示す図である。図中の各
部に付した構成部分の番号が図１に示した第一の実施例
の断面図と同じ部分はその構造，伝導型および作用が同
様な部分を指している。この例では基本単位のセルは方
形構造になっており、Ａ１，Ａ２，Ａ３，Ａ４の各セル
は同じ形状である。各セルの中央部分にｐ- 層１０があ
り、いわゆるチャネル領域は各セルの周辺部分に位置
し、隣接する単位セル間にはドリフト層３の一部分が介
在する。この露出したドリフト層３およびそれに隣接す
るｐウエル層４１の表面にゲート酸化膜ならびにゲート
電極９が格子形状に形成されている。また、図では省略
されているが各セルのｎソース層５，ｐウエル層４１お
よびｐ- 層１０の露出表面にはソース電極８がそれぞれ
オーム性接続されている。この場合、ソース電極とｐ-
層１０が接続されるパンチスルー降伏領域が、複数の単
位セルの各単位セル内に形成され分散配置されるので、
複数の領域でパンチスルー電流が分散されて流れるので
大きなサージ耐量がえられる。
二次元的なレイアウトの一例を示す図である。図中の各
部に付した構成部分の番号が図１に示した第一の実施例
の断面図と同じ部分はその構造，伝導型および作用が同
様な部分を指している。この例では基本単位のセルは方
形構造になっており、Ａ１，Ａ２，Ａ３，Ａ４の各セル
は同じ形状である。各セルの中央部分にｐ- 層１０があ
り、いわゆるチャネル領域は各セルの周辺部分に位置
し、隣接する単位セル間にはドリフト層３の一部分が介
在する。この露出したドリフト層３およびそれに隣接す
るｐウエル層４１の表面にゲート酸化膜ならびにゲート
電極９が格子形状に形成されている。また、図では省略
されているが各セルのｎソース層５，ｐウエル層４１お
よびｐ- 層１０の露出表面にはソース電極８がそれぞれ
オーム性接続されている。この場合、ソース電極とｐ-
層１０が接続されるパンチスルー降伏領域が、複数の単
位セルの各単位セル内に形成され分散配置されるので、
複数の領域でパンチスルー電流が分散されて流れるので
大きなサージ耐量がえられる。
【００２１】図４は本発明の第一の実施例の単位セルの
二次元的なレイアウトの他の例を示す図である。図中の
各部に付した構成部分の番号が図１に示した第一の実施
例の断面図と同じ部分はその構造，伝導型および作用が
等しい部分を指している。セルの配置は図２に示した先
の実施例と同様であるが、この実施例ではパンチスルー
降伏領域１０が具備された単位セル（Ａ１，Ａ２および
Ｃ１）がパンチスルー降伏領域を有しない単位セル（Ｂ
１）と混在して部分的に配置されている点が特徴であ
る。Ｃ１の単位セルにはｎソース層５がなく、ｐウエル
層４１とそれに囲まれたｐ- 層１０のみが形成されてい
るので、オン状態においては電流は流れずパンチスルー
降伏して逆電流が流れるセルである。パンチスルー降伏
時に流れる逆電流が、局所的に集中せずに、素子の動作
領域にある程度均等に流れさえすれば発熱領域が分散で
きるので、パンチスルー降伏領域を必ずしも素子中の全
セルに具備する必要はない訳である。したがって、Ａ１
（又はＡ２）とＢまたはＢ１とＣ１の単位セルをそれぞ
れ複数個同一半導体チップに配列することによって所定
の電圧クランプ機能を具備することができる。
二次元的なレイアウトの他の例を示す図である。図中の
各部に付した構成部分の番号が図１に示した第一の実施
例の断面図と同じ部分はその構造，伝導型および作用が
等しい部分を指している。セルの配置は図２に示した先
の実施例と同様であるが、この実施例ではパンチスルー
降伏領域１０が具備された単位セル（Ａ１，Ａ２および
Ｃ１）がパンチスルー降伏領域を有しない単位セル（Ｂ
１）と混在して部分的に配置されている点が特徴であ
る。Ｃ１の単位セルにはｎソース層５がなく、ｐウエル
層４１とそれに囲まれたｐ- 層１０のみが形成されてい
るので、オン状態においては電流は流れずパンチスルー
降伏して逆電流が流れるセルである。パンチスルー降伏
時に流れる逆電流が、局所的に集中せずに、素子の動作
領域にある程度均等に流れさえすれば発熱領域が分散で
きるので、パンチスルー降伏領域を必ずしも素子中の全
セルに具備する必要はない訳である。したがって、Ａ１
（又はＡ２）とＢまたはＢ１とＣ１の単位セルをそれぞ
れ複数個同一半導体チップに配列することによって所定
の電圧クランプ機能を具備することができる。
【００２２】図５は本発明の第一の実施例の単位セルの
二次元的なレイアウトのさらに他の例を示す図である。
図中の各部に付した構成部分の番号が図１に示した第一
の実施例の断面図と同じ部分はその構造，伝導型および
作用が等しい部分を指している。セルの構造は細長い短
冊状である。セルの中央部分にパンチスルー降伏領域が
設けられている。ペレットの外周部にはｐ+ 型のガード
リング４２があり、ガードリング４２に対面する外周部
のセルは図のように間にドリフト層３の露出部を介して
配列されている。ゲート酸化膜およびゲート電極９がド
リフト層３の露出部ならびにその両側のｐ+ 層（ガード
リング４２，ｐウエル層４１）の表面上に形成される。
また、図には省略されているが各セルのｎソース層５，
ｐウエル層４１およびｐ- 層１０の露出表面にはソース
電極８がそれぞれオーム性接続されている。
二次元的なレイアウトのさらに他の例を示す図である。
図中の各部に付した構成部分の番号が図１に示した第一
の実施例の断面図と同じ部分はその構造，伝導型および
作用が等しい部分を指している。セルの構造は細長い短
冊状である。セルの中央部分にパンチスルー降伏領域が
設けられている。ペレットの外周部にはｐ+ 型のガード
リング４２があり、ガードリング４２に対面する外周部
のセルは図のように間にドリフト層３の露出部を介して
配列されている。ゲート酸化膜およびゲート電極９がド
リフト層３の露出部ならびにその両側のｐ+ 層（ガード
リング４２，ｐウエル層４１）の表面上に形成される。
また、図には省略されているが各セルのｎソース層５，
ｐウエル層４１およびｐ- 層１０の露出表面にはソース
電極８がそれぞれオーム性接続されている。
【００２３】本実施例においては、ガードリング４２に
よりセル端部の電界強度が緩和されるので、ｐ- 層１０
がパンチスルーする電圧よりも低い電圧でセル端部にお
いてアバランシェ降伏することが防止できる。
よりセル端部の電界強度が緩和されるので、ｐ- 層１０
がパンチスルーする電圧よりも低い電圧でセル端部にお
いてアバランシェ降伏することが防止できる。
【００２４】図６は図５で示した単位セルの他の平面図
である。図中の各部に付した構成部分の番号が図１に示
した第一の実施例の断面図と同じ部分はその構造，伝導
型および作用が等しい部分を指している。セルの構造は
細長い短冊状であり、セルの中央部分に具備される複数
パンチスルー降伏領域が部分的に設けられている点が特
徴である。
である。図中の各部に付した構成部分の番号が図１に示
した第一の実施例の断面図と同じ部分はその構造，伝導
型および作用が等しい部分を指している。セルの構造は
細長い短冊状であり、セルの中央部分に具備される複数
パンチスルー降伏領域が部分的に設けられている点が特
徴である。
【００２５】本特徴によれば、セル内においてパンチス
ルー電流が分散して流れるので、セル内における発熱が
緩和される。従って単位セルのサージ耐量が向上する。
ルー電流が分散して流れるので、セル内における発熱が
緩和される。従って単位セルのサージ耐量が向上する。
【００２６】前記した実施例は、ドレイン層がｎ型であ
るMOSFETであるが、図中に（ｐ+ ）として開示するごと
くドレイン層２の伝導型をｐ型に変換すれば本発明はそ
のままＩＧＢＴに適用できる。各部の作用は前記したの
と同様である。
るMOSFETであるが、図中に（ｐ+ ）として開示するごと
くドレイン層２の伝導型をｐ型に変換すれば本発明はそ
のままＩＧＢＴに適用できる。各部の作用は前記したの
と同様である。
【００２７】前記した実施例の単位セルの構造として方
形および短冊形について例示したが、セルの構造はこれ
らの例に限定されることはなく、円形または６角形など
の形状であってもよい。
形および短冊形について例示したが、セルの構造はこれ
らの例に限定されることはなく、円形または６角形など
の形状であってもよい。
【００２８】図７は本発明の第二の実施例であり、電圧
クランプ機能をもった高耐圧の静電誘導トランジスタ
（以下ＳＩＴと呼ぶ）のセル断面図を示す。上下に主表
面を有する平行平板状のシリコンカーバイトの単結晶の
半導体基体１には、低抵抗のｎ+ 型のドレイン層２と不
純物濃度が５〜８×１０15cm-3、厚さ約１５μｍでドレ
イン層２よりも高抵抗のｎ- 型のドリフト層３が積層さ
れ、一方の主表面からドリフト層３内に複数個設けられ
る平均不純物濃度約２×１０17cm-3、深さ約０.７μｍ
のドリフト層３よりも高濃度のｐ+ 型のｐゲート層４，
隣接する二つのｐゲート層４に接触するように設けられ
た平均不純物濃度約２×１０19cm-3、深さ約０.２μｍ
のドリフト層３よりも高濃度のｎ+ 型のｎソース層５が
ある。さらにｐゲート層４のｎソース層５が接する側と
反対側には平均不純物濃度約２×１０17cm-3、深さ約
０.７μｍ のドリフト層３よりも比較的高濃度のｐ+ 型
のｐウエル層４１が設けられる。ｐゲート層４とｐウエ
ル層４１および両層間に露出するドリフト層３の表面
は、ＳｉＯ2 膜６によって覆われる。隣接する二つのｐ
ウエル層４１に挟まれた部分には深さが約０.５μｍ 、
不純物総量が約７×１０12cm-2、平均不純物濃度が約８
×１０16cm-3のｐゲート層４及びｐウエル層４１よりも
低濃度のｐ型のｐ- 層１０が形成されている。この例で
も第一の実施例で示したと同じ理由から、ｐウエル層４
１間の間隔においてｐ- 層１０が形成された部分の間隔
Ｗp-がその他の部分の間隔Ｗp+より広い。そしてドレイ
ン電極７が他方の主表面においてドレイン層２に低抵抗
オーム性接続され、ソース電極８が一方の主表面におい
てｎソース層５，ｐウエル層４１およびｐ- 層１０のそ
れぞれに低抵抗オーム性接続される。また、ゲート電極
９がｐゲート層４に低抵抗オーム性接続されている。
クランプ機能をもった高耐圧の静電誘導トランジスタ
（以下ＳＩＴと呼ぶ）のセル断面図を示す。上下に主表
面を有する平行平板状のシリコンカーバイトの単結晶の
半導体基体１には、低抵抗のｎ+ 型のドレイン層２と不
純物濃度が５〜８×１０15cm-3、厚さ約１５μｍでドレ
イン層２よりも高抵抗のｎ- 型のドリフト層３が積層さ
れ、一方の主表面からドリフト層３内に複数個設けられ
る平均不純物濃度約２×１０17cm-3、深さ約０.７μｍ
のドリフト層３よりも高濃度のｐ+ 型のｐゲート層４，
隣接する二つのｐゲート層４に接触するように設けられ
た平均不純物濃度約２×１０19cm-3、深さ約０.２μｍ
のドリフト層３よりも高濃度のｎ+ 型のｎソース層５が
ある。さらにｐゲート層４のｎソース層５が接する側と
反対側には平均不純物濃度約２×１０17cm-3、深さ約
０.７μｍ のドリフト層３よりも比較的高濃度のｐ+ 型
のｐウエル層４１が設けられる。ｐゲート層４とｐウエ
ル層４１および両層間に露出するドリフト層３の表面
は、ＳｉＯ2 膜６によって覆われる。隣接する二つのｐ
ウエル層４１に挟まれた部分には深さが約０.５μｍ 、
不純物総量が約７×１０12cm-2、平均不純物濃度が約８
×１０16cm-3のｐゲート層４及びｐウエル層４１よりも
低濃度のｐ型のｐ- 層１０が形成されている。この例で
も第一の実施例で示したと同じ理由から、ｐウエル層４
１間の間隔においてｐ- 層１０が形成された部分の間隔
Ｗp-がその他の部分の間隔Ｗp+より広い。そしてドレイ
ン電極７が他方の主表面においてドレイン層２に低抵抗
オーム性接続され、ソース電極８が一方の主表面におい
てｎソース層５，ｐウエル層４１およびｐ- 層１０のそ
れぞれに低抵抗オーム性接続される。また、ゲート電極
９がｐゲート層４に低抵抗オーム性接続されている。
【００２９】本実施例はいわゆる表面ゲート構造のＳＩ
Ｔであって、隣り合うｐウエル層４１間の部分にｐ- 層
１０が具備されたことが新規な点である。ｐ- 層１０の
作用は前記のMOSFETの第一の実施例において説明したｐ
- 層１０の場合と同様である。すなわち、ＳＩＴが電圧
を阻止する状態において、ｐ- 層１０とドリフト層３と
で構成されるｐｎ接合１０３の部分では、ｐ- 層１０の
濃度が比較的低く設定してあるので空乏層はｐｎ接合１
０３の電界強度が絶縁破壊電界（ＳｉＣの場合は約２×
１０6Ｖ／cm に達するより低い電圧でｐ- 層全体に拡が
って一方の主表面に到達し、その電圧でパンチスルー現
象を起こしてｐｎ接合は降伏する。したがつて、ｐｎ接
合がアバランシェ降伏を起こす以前にパンチスルー降伏
することになる。この実施例ではアバランシェ電圧が約
１,４００Ｖ に対してパンチスルー電圧は約１,０００
Ｖ である。このパンチスルー電圧は、ｐ- 層１０の不
純物の総量に依存することになり、イオン注入法などに
よるドーパントの注入量の精密な調整により所要の電圧
に正確に制御できる。逆電圧が次第に高くなり1000Ｖの
電圧においてｐ- 層１０がパンチスルーを起こし、そこ
に急激に逆電流が流れ、それ以上の逆電圧は素子にはか
からない。すなわち、このパンチスルー電圧に素子はク
ランプされることになる。したがって、本実施例のＳＩ
Ｔではターンオフ過渡時に回路配線のインダクタンスと
電流の急峻な変化によって発生する過電圧は素子自身で
主接合のアバランシェ電圧以下の値にクランプされると
同時に回路のエネルギーは素子自身で吸収されるので、
高速のターンオフにおいても過電圧による素子の動作速
度が制限されることがない。
Ｔであって、隣り合うｐウエル層４１間の部分にｐ- 層
１０が具備されたことが新規な点である。ｐ- 層１０の
作用は前記のMOSFETの第一の実施例において説明したｐ
- 層１０の場合と同様である。すなわち、ＳＩＴが電圧
を阻止する状態において、ｐ- 層１０とドリフト層３と
で構成されるｐｎ接合１０３の部分では、ｐ- 層１０の
濃度が比較的低く設定してあるので空乏層はｐｎ接合１
０３の電界強度が絶縁破壊電界（ＳｉＣの場合は約２×
１０6Ｖ／cm に達するより低い電圧でｐ- 層全体に拡が
って一方の主表面に到達し、その電圧でパンチスルー現
象を起こしてｐｎ接合は降伏する。したがつて、ｐｎ接
合がアバランシェ降伏を起こす以前にパンチスルー降伏
することになる。この実施例ではアバランシェ電圧が約
１,４００Ｖ に対してパンチスルー電圧は約１,０００
Ｖ である。このパンチスルー電圧は、ｐ- 層１０の不
純物の総量に依存することになり、イオン注入法などに
よるドーパントの注入量の精密な調整により所要の電圧
に正確に制御できる。逆電圧が次第に高くなり1000Ｖの
電圧においてｐ- 層１０がパンチスルーを起こし、そこ
に急激に逆電流が流れ、それ以上の逆電圧は素子にはか
からない。すなわち、このパンチスルー電圧に素子はク
ランプされることになる。したがって、本実施例のＳＩ
Ｔではターンオフ過渡時に回路配線のインダクタンスと
電流の急峻な変化によって発生する過電圧は素子自身で
主接合のアバランシェ電圧以下の値にクランプされると
同時に回路のエネルギーは素子自身で吸収されるので、
高速のターンオフにおいても過電圧による素子の動作速
度が制限されることがない。
【００３０】なお、ＳＩＴでは、前記のMOSFETにおいて
ｐウエル層４１にｐ- 層１０を直接接する構成にしたよ
うに、ｐゲート層４にｐ- 層１０を接触させることはで
きない。なぜならば、ソース電極８とゲート電極９とが
短絡されるからである。そのため、本実施例ではｐゲー
ト層４とｐ- 層１０は半導体基体の内部で隔離されてお
り、間に具備されたｐウエル層４１によって逆電圧が印
加された場合にはｐゲート層４のｐｎ接合４３およびｐ
ウエル層４１のｐｎ接合４１３から拡がる空乏層は主に
ｎ型層３に拡がり、それが重なって高い電圧を阻止する
ような構成になっている。また、本実施例のＳＩＴの場
合にはｐ- 層１０を囲むｐウエル層４１を省略すること
ができない。このｐウエル層４１が欠如されると逆電圧
印加時においてｐｎ接合１０３からドリフト層３に伸び
る空乏層の拡がりが少ないので、隣接するｐウエル層４
１から伸びる空乏層との重なりに至らず、阻止電圧が著
しく低く制限されるからである。
ｐウエル層４１にｐ- 層１０を直接接する構成にしたよ
うに、ｐゲート層４にｐ- 層１０を接触させることはで
きない。なぜならば、ソース電極８とゲート電極９とが
短絡されるからである。そのため、本実施例ではｐゲー
ト層４とｐ- 層１０は半導体基体の内部で隔離されてお
り、間に具備されたｐウエル層４１によって逆電圧が印
加された場合にはｐゲート層４のｐｎ接合４３およびｐ
ウエル層４１のｐｎ接合４１３から拡がる空乏層は主に
ｎ型層３に拡がり、それが重なって高い電圧を阻止する
ような構成になっている。また、本実施例のＳＩＴの場
合にはｐ- 層１０を囲むｐウエル層４１を省略すること
ができない。このｐウエル層４１が欠如されると逆電圧
印加時においてｐｎ接合１０３からドリフト層３に伸び
る空乏層の拡がりが少ないので、隣接するｐウエル層４
１から伸びる空乏層との重なりに至らず、阻止電圧が著
しく低く制限されるからである。
【００３１】なお、本実施例においても、第一の実施例
と同様に、ｐ- 層１０は両側のウエル層４１から離れて
いてもよい。また、第一の実施例と同様にｐｎ接合１０
３の深さは、ｐゲート層４とドリフト層３で形成される
ｐｎ接合４３及びウエル層４１とドリフト層３で形成さ
れるｐｎ接合４１３の深さと同じか深くてもよい。ｐ-
層１０がｐウエル層４１に接触する場合、ｐｎ接合１０
３がｐｎ接合４３及び４１３よりも浅い場合の利点も、
第一の実施例と同様である。
と同様に、ｐ- 層１０は両側のウエル層４１から離れて
いてもよい。また、第一の実施例と同様にｐｎ接合１０
３の深さは、ｐゲート層４とドリフト層３で形成される
ｐｎ接合４３及びウエル層４１とドリフト層３で形成さ
れるｐｎ接合４１３の深さと同じか深くてもよい。ｐ-
層１０がｐウエル層４１に接触する場合、ｐｎ接合１０
３がｐｎ接合４３及び４１３よりも浅い場合の利点も、
第一の実施例と同様である。
【００３２】前記した本発明の第二の実施例は、図７の
低抵抗のドレイン層２がｎ型であるＳＩＴの実施例であ
るが、図中に(ｐ+ )として開示するごとくドレイン層２
の伝導型をｐ型に変換すれば本発明はそのまま静電誘導
サイリスタ(ＳＩＴｈと略す)にも適用できる。各部の作
用は前記したのと同様である。
低抵抗のドレイン層２がｎ型であるＳＩＴの実施例であ
るが、図中に(ｐ+ )として開示するごとくドレイン層２
の伝導型をｐ型に変換すれば本発明はそのまま静電誘導
サイリスタ(ＳＩＴｈと略す)にも適用できる。各部の作
用は前記したのと同様である。
【００３３】図８は本発明の第二の実施例の単位セルの
二次元的なレイアウトの例を示す図である。図中の各部
に付した構成部分の番号が図７に示した断面図と同じ部
分はその構造，伝導型および作用が等しい部分を指して
いる。この例では基本単位のセルは方形形状になってい
る。隣接する単位セル間にはｐゲート層４及びｐウエル
層４１があり、その表面にゲート電極９が格子状に形成
されている。Ａ１，Ａ２のセルにはｐウエル層４１，ｎ
ソース層５およびｐ- 層１０があり、Ｂ１のセルにはｐ
ゲート層４およびｎソース層５があり、そしてＣ１のセ
ルにはｐウエル層４１およびｐ- 層１０がある。図では
省略されているが各々においてこれらの層の露出表面に
はソース電極８がオーム性接続されている。したがっ
て、Ａ１，Ａ２のセルには通常のＳＩＴとして動作する
領域と前記のパンチスルー降伏によって素子にかかる電
圧をクランプする領域があり、Ｂ１のセルは通常のＳＩ
Ｔとして動作する領域のみがあり、そしてＣ１のセルは
前記のパンチスルー降伏によって素子にかかる電圧をク
ランプする領域のみがある。素子中に配列される複数個
のセルを全てＡ１またはＡ２とするか、あるいはＡ１ま
たはＡ２とＢ１の混在とするか、Ｂ１とＣ１の混在とす
るかは、自在に設定できる。この場合、Ａ１またはＣ１
のセルの数はサージ電流のパワーに耐えられる数であれ
ばよい。また、セル形状も方形にとどまらず円形もしく
は多角形などの他の形状であってもよい。
二次元的なレイアウトの例を示す図である。図中の各部
に付した構成部分の番号が図７に示した断面図と同じ部
分はその構造，伝導型および作用が等しい部分を指して
いる。この例では基本単位のセルは方形形状になってい
る。隣接する単位セル間にはｐゲート層４及びｐウエル
層４１があり、その表面にゲート電極９が格子状に形成
されている。Ａ１，Ａ２のセルにはｐウエル層４１，ｎ
ソース層５およびｐ- 層１０があり、Ｂ１のセルにはｐ
ゲート層４およびｎソース層５があり、そしてＣ１のセ
ルにはｐウエル層４１およびｐ- 層１０がある。図では
省略されているが各々においてこれらの層の露出表面に
はソース電極８がオーム性接続されている。したがっ
て、Ａ１，Ａ２のセルには通常のＳＩＴとして動作する
領域と前記のパンチスルー降伏によって素子にかかる電
圧をクランプする領域があり、Ｂ１のセルは通常のＳＩ
Ｔとして動作する領域のみがあり、そしてＣ１のセルは
前記のパンチスルー降伏によって素子にかかる電圧をク
ランプする領域のみがある。素子中に配列される複数個
のセルを全てＡ１またはＡ２とするか、あるいはＡ１ま
たはＡ２とＢ１の混在とするか、Ｂ１とＣ１の混在とす
るかは、自在に設定できる。この場合、Ａ１またはＣ１
のセルの数はサージ電流のパワーに耐えられる数であれ
ばよい。また、セル形状も方形にとどまらず円形もしく
は多角形などの他の形状であってもよい。
【００３４】図９は本発明の第二の実施例の単位セルの
二次元的なレイアウトの他の例を示す図である。図中の
各部に付した構成部分の番号が図７に示した第二の実施
例の断面図と同じ部分はその構造，伝導型および作用が
等しい部分を指している。セルの構造は細長いストライ
プ状である。セルの中央部分に、ｐ- 層１０がソース電
極に接続されるパンチスルー降伏領域が設けられたＡ
１，Ａ２およびソース層５が設けられたＢ１がある。ペ
レットの外周部にはｐ+ 型のガードリング４２があり、
ガードリング４２に対面する外周部のセルは図のように
間にｎ- ドリフト層３の露出部を介して配列されてい
る。また、図には省略されているが各セルのｎソース層
５，ｐウエル層４１およびｐ- 層１０の露出表面にはソ
ース電極８がそれぞれオーム性接続されている。この例
のストライプ形状の単位セルは前記した方形セルに比し
てＳＩＴとしての実質的な動作面積率を高くできるとい
う利点がある。また、Ａ１，Ｂ１，Ａ２セルは例示のよ
うに必ずしも交互に配列する必要はなく、サージ耐量を
確保するに十分な数のＡ１，Ａ２セルがあればよい。要
点はサージ電流による発熱が素子内でできるだけ均一に
なるように、パンチスルー降伏領域が素子中に分散して
配列されていることである。
二次元的なレイアウトの他の例を示す図である。図中の
各部に付した構成部分の番号が図７に示した第二の実施
例の断面図と同じ部分はその構造，伝導型および作用が
等しい部分を指している。セルの構造は細長いストライ
プ状である。セルの中央部分に、ｐ- 層１０がソース電
極に接続されるパンチスルー降伏領域が設けられたＡ
１，Ａ２およびソース層５が設けられたＢ１がある。ペ
レットの外周部にはｐ+ 型のガードリング４２があり、
ガードリング４２に対面する外周部のセルは図のように
間にｎ- ドリフト層３の露出部を介して配列されてい
る。また、図には省略されているが各セルのｎソース層
５，ｐウエル層４１およびｐ- 層１０の露出表面にはソ
ース電極８がそれぞれオーム性接続されている。この例
のストライプ形状の単位セルは前記した方形セルに比し
てＳＩＴとしての実質的な動作面積率を高くできるとい
う利点がある。また、Ａ１，Ｂ１，Ａ２セルは例示のよ
うに必ずしも交互に配列する必要はなく、サージ耐量を
確保するに十分な数のＡ１，Ａ２セルがあればよい。要
点はサージ電流による発熱が素子内でできるだけ均一に
なるように、パンチスルー降伏領域が素子中に分散して
配列されていることである。
【００３５】図１０は、本発明を適用したスイッチング
素子を用いて、電動機駆動用インバータを構成した一例
を示したものである。本発明による６個のスイッチング
素子、ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ
３１，ＳＷ３２と６個のフリーホイルダイオードＤ１
１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２により、
一対の直流端子に入力された直流電圧を交流電力に変換
して、三相誘導電動機を制御する例である。適用される
スイッチング素子は電流をオン、オフ制御するスイッチ
ング作用とともに、逆方向の過電圧をクランプする作用
を有し、インバータ回路のＬＣ等による損失を吸収して
異常な電圧の発生を防止する作用がある。従って、過電
圧抑制のための受動回路を併設することなく、電磁ノイ
ズが少なくかつ高速で動作するインバータ装置が簡単な
回路構成で実現できる。なお、本実施例では電動機駆動
用のインバータ装置への適用例を例示したが、本発明
は、スイッチング素子が使われる他の電力変換装置、例
えばＡＣ−ＤＣコンバータ，ＤＣ−ＤＣコンバータ，チ
ョッパーなどへも適用できる。
素子を用いて、電動機駆動用インバータを構成した一例
を示したものである。本発明による６個のスイッチング
素子、ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ
３１，ＳＷ３２と６個のフリーホイルダイオードＤ１
１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２により、
一対の直流端子に入力された直流電圧を交流電力に変換
して、三相誘導電動機を制御する例である。適用される
スイッチング素子は電流をオン、オフ制御するスイッチ
ング作用とともに、逆方向の過電圧をクランプする作用
を有し、インバータ回路のＬＣ等による損失を吸収して
異常な電圧の発生を防止する作用がある。従って、過電
圧抑制のための受動回路を併設することなく、電磁ノイ
ズが少なくかつ高速で動作するインバータ装置が簡単な
回路構成で実現できる。なお、本実施例では電動機駆動
用のインバータ装置への適用例を例示したが、本発明
は、スイッチング素子が使われる他の電力変換装置、例
えばＡＣ−ＤＣコンバータ，ＤＣ−ＤＣコンバータ，チ
ョッパーなどへも適用できる。
【００３６】上記の実施例では半導体基体の伝導型をｎ
型の場合を示したが、各半導体層の伝導型を反対伝導型
にすれば、本発明はｐ型の半導体基体の場合にも適用さ
れる。
型の場合を示したが、各半導体層の伝導型を反対伝導型
にすれば、本発明はｐ型の半導体基体の場合にも適用さ
れる。
【００３７】以上に述べた第一および第二の実施例では
半導体基体１の材料としてエネルギー（Ｅｇ）が２.２
〜３.１ｅＶの範囲の値をもつＳｉＣ単結晶について開
示したが、半導体材料は、ＳｉＣのみに制限されるもの
ではなく、Ｅｇ〜３.４ｅＶ のＧａＮやＥｇ〜５.５ｅ
Ｖ のダイヤモンドなどのバンドギャップエネルギーが
２.０Ｖ 以上の半導体であれば、他のワイドバンドギャ
ップの半導体の単結晶でもよい。
半導体基体１の材料としてエネルギー（Ｅｇ）が２.２
〜３.１ｅＶの範囲の値をもつＳｉＣ単結晶について開
示したが、半導体材料は、ＳｉＣのみに制限されるもの
ではなく、Ｅｇ〜３.４ｅＶ のＧａＮやＥｇ〜５.５ｅ
Ｖ のダイヤモンドなどのバンドギャップエネルギーが
２.０Ｖ 以上の半導体であれば、他のワイドバンドギャ
ップの半導体の単結晶でもよい。
【００３８】
【発明の効果】本発明によれば、電圧クランプ機能をス
イッチング素子自身に備えた高耐圧、大電流のスイッチ
ング素子が得られる。さらに、本発明によるスイッチン
グ素子をインバータ装置などの電力変換装置に適用すれ
ば、電圧ノイズの発生が抑制された電力変換装置が実現
できる。
イッチング素子自身に備えた高耐圧、大電流のスイッチ
ング素子が得られる。さらに、本発明によるスイッチン
グ素子をインバータ装置などの電力変換装置に適用すれ
ば、電圧ノイズの発生が抑制された電力変換装置が実現
できる。
【図１】本発明を適用したスイッチング素子の第一の実
施例を示す断面図。
施例を示す断面図。
【図２】実施例の動作を説明する図。
【図３】第一の実施例の単位セルの配列を示す平面図。
【図４】第一の実施例の単位セルの他の配列を示す平面
図。
図。
【図５】第一の実施例の他の単位セルの配列を示す平面
図。
図。
【図６】第一の実施例の他の単位セルを示す平面図。
【図７】本発明を適用したスイッチング素子の第二の実
施例を示す断面図。
施例を示す断面図。
【図８】第二の実施例の単位セルの配列を示す平面図。
【図９】第一の実施例の他の単位セルの配列を示す平面
図。
図。
【図１０】本発明を適用したスイッチング素子を電動機
駆動用インバータに使用した例の回路構成図。
駆動用インバータに使用した例の回路構成図。
１…半導体基体、２…ドレイン層、３…ドリフト層、４
…ｐゲート層、５…ｎソース層、６，６１…ＳｉＯ
2 膜、７…ドレイン電極、８…ソース電極、９…ゲート
電極、１０…ｐ- 層、４１…ｐウエル層、４３，１０
３，４１３…ｐｎ接合。
…ｐゲート層、５…ｎソース層、６，６１…ＳｉＯ
2 膜、７…ドレイン電極、８…ソース電極、９…ゲート
電極、１０…ｐ- 層、４１…ｐウエル層、４３，１０
３，４１３…ｐｎ接合。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野瀬 秀勝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 及川 三郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F102 FA01 FA02 FA06 FB01 FB10 GA01 GB04 GC07 GD10 GJ02 GR08 GS08 GS10 HC07
Claims (13)
- 【請求項１】バンドギャップエネルギーが２.０ｅＶ 以
上の単結晶半導体基板が、ドレイン層と、前記ドレイン
層よりも低不純物濃度の第一導電型のドリフト層と、前
記ドリフト層内に形成された第二導電型の複数のウエル
層と、少なくとも１つの前記ウエル層内に形成された第
一導電型のソース層と、を有し、 前記ソース層および前記ウエル層とに接続したソース電
極と、前記ドレイン層に接続したドレイン電極と、前記
ドリフト層と前記ウエル層および前記ドリフト層の表面
を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられ
たゲート電極と、を備え、 隣り合う前記ウエル層の間に、前記ソース電極と接続す
る第二導電型の半導体層が形成され、前記半導体層の不
純物総量が前記ウエル層の不純物総量より低いことを特
徴とする半導体スイッチング素子。 - 【請求項２】請求項１において、前記半導体層のｐｎ接
合のパンチスルー降伏電圧が前記ウエル層のｐｎ接合の
アバランシェ降伏電圧より低く設定され、逆電圧がこの
電圧でクランプされることを特徴とする半導体スイッチ
ング素子。 - 【請求項３】請求項１において、前記ウエル層の幅が前
記ウエル層が具備されていない前記ウエル層間の幅より
広いことを特徴とする半導体スイッチング素子。 - 【請求項４】請求項１において、前記半導体層が前記ウ
エル層に接触することを特徴とするスイッチング素子。 - 【請求項５】請求項１において、前記半導体層と前記ド
リフト層とで形成されるｐｎ接合の深さが、前記ウエル
層と前記ドリフト層とで形成されるｐｎ接合の深さより
浅いことを特徴とする半導体スイッチング素子。 - 【請求項６】請求項１において、前記ドレイン層の導電
型が、第一導電型及び第二導電型の内のいずれかである
ことを特徴とする半導体スイッチング素子。 - 【請求項７】バンドギャップエネルギーが２.０ｅＶ 以
上の単結晶半導体基板が、ドレイン層と、前記ドレイン
層よりも低不純物濃度の第一導電型のドリフト層と、前
記ドリフト層内に形成された第二導電型の複数のゲート
層と、隣り合う二つの前記ゲート層の間に形成された第
一導電型のソース層と、を有し、 前記ソース層と接続したソース電極と、前記ゲート層に
接続したゲート電極と、前記ドレイン層に接続したドレ
イン電極と、を備え、 隣り合う前記ゲート層の間に、第二導電型の複数ウエル
層および隣り合う前記ウエル層間に位置する第二導電型
の半導体層を有し、前記半導体層の不純物総量が前記ゲ
ート層およびウエル層の不純物総量よりも低いことを特
徴とするスイッチング素子。 - 【請求項８】請求項７において、前記半導体層のｐｎ接
合のパンチスルー降伏電圧が前記ゲート層およびウエル
層のｐｎ接合のアバランシェ降伏電圧より低く設定さ
れ、逆電圧がこの電圧でクランプされることを特徴とす
る半導体スイッチング素子。 - 【請求項９】請求項７において、前記半導体層の幅が隣
り合う前記ゲート領域間の幅より広いことを特徴とする
半導体スイッチング素子。 - 【請求項１０】請求項７において、前記半導体層が前記
ウエル層に接触することを特徴とする半導体スイッチン
グ素子。 - 【請求項１１】請求項７において、前記半導体層と前記
ドリフト層とで形成されるｐｎ接合の深さが前記ウエル
層と前記ドリフト層とで形成されるｐｎ接合ならびに前
記ゲート層と前記ドリフト層とで形成されるｐｎ接合の
深さより浅いことを特徴とする半導体スイッチング素
子。 - 【請求項１２】請求項７において、前記ドレイン層の導
電型が、第一導電型及び第二導電型の内のいずれかであ
ることを特徴とする半導体スイッチング素子。 - 【請求項１３】半導体スイッチング素子をオン・オフ制
御することにより電力変換を行う電力変換装置におい
て、前記半導体スイッチング素子が請求項１または請求
項７に記載の半導体スイッチング素子であることを特徴
とする電力変換装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24804598A JP3524395B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24804598A JP3524395B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体スイッチング素子 |
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| Publication Number | Publication Date |
|---|---|
| JP2000077662A true JP2000077662A (ja) | 2000-03-14 |
| JP3524395B2 JP3524395B2 (ja) | 2004-05-10 |
Family
ID=17172384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24804598A Expired - Fee Related JP3524395B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体スイッチング素子 |
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|---|---|
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|---|---|---|---|---|
| WO2002011210A1 (fr) * | 1999-01-28 | 2002-02-07 | Sumitomo Electric Industries, Ltd. | Inverseur |
| JP2003068760A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2003068980A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 接合型ｆｅｔの駆動回路並びに半導体装置及びその製造方法 |
| JP2003068759A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 半導体装置およびその製造方法 |
| JP2004147472A (ja) * | 2002-10-28 | 2004-05-20 | Matsushita Electric Ind Co Ltd | 太陽光発電用直流交流変換装置 |
| JP2005101551A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子 |
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| WO2009099182A1 (ja) * | 2008-02-06 | 2009-08-13 | Rohm Co., Ltd. | 半導体装置 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
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| KR101279256B1 (ko) * | 2011-08-31 | 2013-06-26 | 주식회사 케이이씨 | 전력 반도체 소자 |
| JP2014135316A (ja) * | 2013-01-08 | 2014-07-24 | Hitachi Metals Ltd | 窒化物半導体デバイス |
| US9570436B2 (en) | 2012-06-20 | 2017-02-14 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device |
| CN113241344A (zh) * | 2014-06-20 | 2021-08-10 | 英飞凌科技奥地利有限公司 | 具有不同局部跨导的半导体开关器件 |
| CN113421927A (zh) * | 2021-08-24 | 2021-09-21 | 南京晟芯半导体有限公司 | 一种逆导SiC MOSFET器件及其制造方法 |
| CN113451297A (zh) * | 2020-03-25 | 2021-09-28 | 立锜科技股份有限公司 | 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7101593B2 (ja) | 2018-10-30 | 2022-07-15 | 三菱電機株式会社 | 半導体装置 |
-
1998
- 1998-09-02 JP JP24804598A patent/JP3524395B2/ja not_active Expired - Fee Related
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| US7282764B2 (en) | 2004-01-07 | 2007-10-16 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| KR100816702B1 (ko) * | 2004-01-07 | 2008-03-27 | 신덴겐코교 가부시키가이샤 | 반도체 장치 |
| WO2009099182A1 (ja) * | 2008-02-06 | 2009-08-13 | Rohm Co., Ltd. | 半導体装置 |
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