JP3191747B2 - Ｍｏｓ型半導体素子 - Google Patents
Ｍｏｓ型半導体素子Info
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体素子に関する。
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体素子に関する。
【０００２】
【従来の技術】例えばＭＯＳ型半導体素子の一つのＭＯ
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
【０００３】別のＭＯＳ型半導体素子であるＩＧＢＴ
は、ＭＯＳＦＥＴのドレイン電極側にｐ型の領域を加え
ることにより、少数キャリアの注入を利用し、伝導度変
調型にしたものといえる。スイッチング回路において、
オン抵抗の低さやスイッチング速度の速さ、電圧による
制御のし易さ等から、ＭＯＳ型半導体素子が多用されて
いる。
は、ＭＯＳＦＥＴのドレイン電極側にｐ型の領域を加え
ることにより、少数キャリアの注入を利用し、伝導度変
調型にしたものといえる。スイッチング回路において、
オン抵抗の低さやスイッチング速度の速さ、電圧による
制御のし易さ等から、ＭＯＳ型半導体素子が多用されて
いる。
【０００４】近年、スイッチング回路において、そのス
イッチング素子であるＭＯＳ型半導体素子は、スナバ回
路の省略化による回路の簡略化、装置の小型化等によ
り、発生したサージ電圧を受けやすくなってきている。
例えば、誘導性の負荷の電流を遮断しようとすると、イ
ンダクタンスに蓄えられていたエネルギのため、ＭＯＳ
型半導体装置にかかる電圧は上昇し、時には電源電圧以
上になることすらある。この過電圧ストレスは、ＭＯＳ
型半導体装置にとって破壊の原因につながり、その破壊
耐量（アバランシェ耐量）の向上が求められてきてい
る。
イッチング素子であるＭＯＳ型半導体素子は、スナバ回
路の省略化による回路の簡略化、装置の小型化等によ
り、発生したサージ電圧を受けやすくなってきている。
例えば、誘導性の負荷の電流を遮断しようとすると、イ
ンダクタンスに蓄えられていたエネルギのため、ＭＯＳ
型半導体装置にかかる電圧は上昇し、時には電源電圧以
上になることすらある。この過電圧ストレスは、ＭＯＳ
型半導体装置にとって破壊の原因につながり、その破壊
耐量（アバランシェ耐量）の向上が求められてきてい
る。
【０００５】このようなＭＯＳ型半導体素子のアバラン
シェ耐量を向上させるための一方法として、ｐベース領
域の一部の拡散深さを深くすることが行われる。しか
し、その拡散深さを深くすると、オン抵抗など他の特性
に影響がでてしまう。例えば、あるＭＯＳＦＥＴで、そ
の深さを５μｍから７μｍにすることにより、アバラン
シェ耐量は２５％増大するが、同時にオン抵抗が１５％
増大する。従ってこの方法は万能ではない。
シェ耐量を向上させるための一方法として、ｐベース領
域の一部の拡散深さを深くすることが行われる。しか
し、その拡散深さを深くすると、オン抵抗など他の特性
に影響がでてしまう。例えば、あるＭＯＳＦＥＴで、そ
の深さを５μｍから７μｍにすることにより、アバラン
シェ耐量は２５％増大するが、同時にオン抵抗が１５％
増大する。従ってこの方法は万能ではない。
【０００６】図６は、別の対策をおこなってアバランシ
ェ耐量を向上させたＭＯＳＦＥＴの等価回路図である。
ＭＯＳＦＥＴのドレインＤ−ゲートＧ間に、逆方向に接
続されたツェナーダイオードの対が多段に接続されてい
る逆直列ツェナーダイオード３が接続されている。この
構造では、ドレインＤにかかる高電圧が逆直列ツェナー
ダイオード３のクランプ電圧以上になると、その高電圧
とクランプ電圧との差が、ＭＯＳＦＥＴのゲートＧに印
加され、ＭＯＳＦＥＴをオンさせることになる。すなわ
ち、逆直列ツェナーダイオード３は、ドレインＤ−ゲー
トＧ間に過電圧が加えられた際に、バイパスさせて素子
を保護する作用をもつ。また、ＭＯＳＦＥＴのソースＳ
−ゲートＧ間には、逆方向に接続されたツェナーダイオ
ード対５と、抵抗６とが並列に接続されている。ツェナ
ーダイオード対５は、Ｇ−Ｓ間に過電圧が加えられた際
に、バイパスさせて素子を保護する作用をもつ。そし
て、抵抗６は、ゲートリードの断線などにより、ゲート
Ｇに高電圧ノイズ等が加えられるのを防止する働きをす
る。
ェ耐量を向上させたＭＯＳＦＥＴの等価回路図である。
ＭＯＳＦＥＴのドレインＤ−ゲートＧ間に、逆方向に接
続されたツェナーダイオードの対が多段に接続されてい
る逆直列ツェナーダイオード３が接続されている。この
構造では、ドレインＤにかかる高電圧が逆直列ツェナー
ダイオード３のクランプ電圧以上になると、その高電圧
とクランプ電圧との差が、ＭＯＳＦＥＴのゲートＧに印
加され、ＭＯＳＦＥＴをオンさせることになる。すなわ
ち、逆直列ツェナーダイオード３は、ドレインＤ−ゲー
トＧ間に過電圧が加えられた際に、バイパスさせて素子
を保護する作用をもつ。また、ＭＯＳＦＥＴのソースＳ
−ゲートＧ間には、逆方向に接続されたツェナーダイオ
ード対５と、抵抗６とが並列に接続されている。ツェナ
ーダイオード対５は、Ｇ−Ｓ間に過電圧が加えられた際
に、バイパスさせて素子を保護する作用をもつ。そし
て、抵抗６は、ゲートリードの断線などにより、ゲート
Ｇに高電圧ノイズ等が加えられるのを防止する働きをす
る。
【０００７】図７は、図６の回路を実現したＭＯＳＦＥ
Ｔの断面図である［ＵＳＰ．５，３６５，０９９］。図
の左側部分は、一般的なＭＯＳＦＥＴである。すなわ
ち、ｎ+ ドレイン層１１上に積層されたｎドリフト層１
３の表面層に、複数のｐベース領域１４とその内部のｐ
+ ウェル１５が形成され、さらにその表面層にｎソース
領域１６が形成されている。そして、例えば多結晶シリ
コンからなるゲート電極層１８が、ｎソース領域１６と
ｎドリフト層１３の露出面とに挟まれたｐベース領域１
４の表面上にゲート酸化膜１７を介して設けられてい
る。ｐベース領域１４およびｎソース領域１６に共通に
接触して、Ａｌ合金からなるソース電極１９が設けら
れ、該ソース電極１９はほう素燐シリカガラス（ＢＰＳ
Ｇ）からなる層間絶縁膜２１によって絶縁されて、ゲー
ト電極層１８の上に延長されている。ｎ+ ドレイン層１
１の裏面側には、Ｔｉ／Ｎｉ／Ａｕからなるドレイン電
極１０が設けられている。図のようなｐベース領域１４
の上下にｎソース領域１６、ソース電極１９などをもっ
た単位の構造をセル構造と呼ぶことにする。セル構造
は、多角形や方形にされることが多く、実際のＭＯＳＦ
ＥＴにおいては、このようなセル構造が多数、並置され
ている。
Ｔの断面図である［ＵＳＰ．５，３６５，０９９］。図
の左側部分は、一般的なＭＯＳＦＥＴである。すなわ
ち、ｎ+ ドレイン層１１上に積層されたｎドリフト層１
３の表面層に、複数のｐベース領域１４とその内部のｐ
+ ウェル１５が形成され、さらにその表面層にｎソース
領域１６が形成されている。そして、例えば多結晶シリ
コンからなるゲート電極層１８が、ｎソース領域１６と
ｎドリフト層１３の露出面とに挟まれたｐベース領域１
４の表面上にゲート酸化膜１７を介して設けられてい
る。ｐベース領域１４およびｎソース領域１６に共通に
接触して、Ａｌ合金からなるソース電極１９が設けら
れ、該ソース電極１９はほう素燐シリカガラス（ＢＰＳ
Ｇ）からなる層間絶縁膜２１によって絶縁されて、ゲー
ト電極層１８の上に延長されている。ｎ+ ドレイン層１
１の裏面側には、Ｔｉ／Ｎｉ／Ａｕからなるドレイン電
極１０が設けられている。図のようなｐベース領域１４
の上下にｎソース領域１６、ソース電極１９などをもっ
た単位の構造をセル構造と呼ぶことにする。セル構造
は、多角形や方形にされることが多く、実際のＭＯＳＦ
ＥＴにおいては、このようなセル構造が多数、並置され
ている。
【０００８】図７の右側部分には、アバランシェ耐量を
増大させるための手段が描かれている。すなわち、ｎド
リフト層１３の表面層にｎ+ コンタクト領域２６が形成
され、そのｎ+ コンタクト領域２６に補助電極２２が接
触している。ｎドリフト層１３の表面上のフィールド酸
化膜２７上には、複数のツェナーダイオードが互いに逆
に接続された逆直列ツェナーダイオード２３が設けられ
ていて、先の補助電極２２がこの逆直列ツェナーダイオ
ード２３の一端に接続されている。そして、逆直列ツェ
ナーダイオード２３の他端から取り出された電極２９は
ＭＯＳＦＥＴのゲート電極層１８に接続されている。
増大させるための手段が描かれている。すなわち、ｎド
リフト層１３の表面層にｎ+ コンタクト領域２６が形成
され、そのｎ+ コンタクト領域２６に補助電極２２が接
触している。ｎドリフト層１３の表面上のフィールド酸
化膜２７上には、複数のツェナーダイオードが互いに逆
に接続された逆直列ツェナーダイオード２３が設けられ
ていて、先の補助電極２２がこの逆直列ツェナーダイオ
ード２３の一端に接続されている。そして、逆直列ツェ
ナーダイオード２３の他端から取り出された電極２９は
ＭＯＳＦＥＴのゲート電極層１８に接続されている。
【０００９】この構造では、補助電極２２がドレイン電
極１０とほぼ同電位になっているので、ドレイン電極１
０にかかる高電圧が逆直列ツェナーダイオード２３のク
ランプ電圧以上になると、その高電圧とクランプ電圧と
の差が、ＭＯＳＦＥＴのゲート電極層１８に印加され、
ＭＯＳＦＥＴをオンさせて、素子の保護をおこなう。
極１０とほぼ同電位になっているので、ドレイン電極１
０にかかる高電圧が逆直列ツェナーダイオード２３のク
ランプ電圧以上になると、その高電圧とクランプ電圧と
の差が、ＭＯＳＦＥＴのゲート電極層１８に印加され、
ＭＯＳＦＥＴをオンさせて、素子の保護をおこなう。
【００１０】
【発明が解決しようとする課題】発明者らは、図７と類
似の構造のアバランシェ耐量を増大させるための手段を
設けたＩＧＢＴを試作した。図８（ａ）は、試作したそ
のＩＧＢＴチップの平面図である。１はＩＧＢＴのソー
ス電極、４はゲート電極、２は補助電極、３は耐量向上
のための逆直列ツェナーダイオードである。
似の構造のアバランシェ耐量を増大させるための手段を
設けたＩＧＢＴを試作した。図８（ａ）は、試作したそ
のＩＧＢＴチップの平面図である。１はＩＧＢＴのソー
ス電極、４はゲート電極、２は補助電極、３は耐量向上
のための逆直列ツェナーダイオードである。
【００１１】試作した素子について各種ダイナミック特
性の試験をおこなったところ、高いｄｖ／ｄｔ印加時に
は、静的な耐圧以下の電圧で破壊することがあった。破
壊点は、図８（ａ）にＡで示したように、逆直列ツェナ
ーダイオード３とｎドリフト層１３間のフィールド絶縁
膜であった。また、誘導性の負荷の電流遮断時等にも、
低い電圧で破壊することがあった。破壊点は、図８
（ａ）にＢで示した直列ツェナーダイオード３に近いソ
ース電極１の端部であった。
性の試験をおこなったところ、高いｄｖ／ｄｔ印加時に
は、静的な耐圧以下の電圧で破壊することがあった。破
壊点は、図８（ａ）にＡで示したように、逆直列ツェナ
ーダイオード３とｎドリフト層１３間のフィールド絶縁
膜であった。また、誘導性の負荷の電流遮断時等にも、
低い電圧で破壊することがあった。破壊点は、図８
（ａ）にＢで示した直列ツェナーダイオード３に近いソ
ース電極１の端部であった。
【００１２】このような問題に鑑み本発明の目的は、ダ
イナミックな動作における破壊耐量を向上させ、しかも
動作が確実で製造の容易なＭＯＳ型半導体素子を提供す
ることにある。
イナミックな動作における破壊耐量を向上させ、しかも
動作が確実で製造の容易なＭＯＳ型半導体素子を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記課題の破壊耐量の向
上策として、半導体素子のディメンジョンに対策を求
め、後述する各種の実験をおこなった結果、本発明のＭ
ＯＳ型半導体素子は、下記のようなものとする。半導体
基板の一方の主面に第一主電極であるソース電極と、金
属−酸化膜−半導体構造の制御用のゲート電極とを有
し、他方の主面に第二主電極であるドレイン電極を有
し、更に第一主面側に、ドレイン電極とほぼ等電位の補
助電極を有し、その補助電極とゲート電極との間に逆直
列接続したツェナーダイオードを有し、第一導電型ドリ
フト層と、ドレイン電極の間に第二導電型ドレイン層を
有するＩＧＢＴであれば、少数キャリアの注入による増
倍がおきているので、下記の作用の効果は極めて大き
い。
上策として、半導体素子のディメンジョンに対策を求
め、後述する各種の実験をおこなった結果、本発明のＭ
ＯＳ型半導体素子は、下記のようなものとする。半導体
基板の一方の主面に第一主電極であるソース電極と、金
属−酸化膜−半導体構造の制御用のゲート電極とを有
し、他方の主面に第二主電極であるドレイン電極を有
し、更に第一主面側に、ドレイン電極とほぼ等電位の補
助電極を有し、その補助電極とゲート電極との間に逆直
列接続したツェナーダイオードを有し、第一導電型ドリ
フト層と、ドレイン電極の間に第二導電型ドレイン層を
有するＩＧＢＴであれば、少数キャリアの注入による増
倍がおきているので、下記の作用の効果は極めて大き
い。
【００１４】つまり、逆直列ツェナーダイオードの設け
られたフィールド絶縁膜に近い部分の第二導電型分離ウ
ェルの幅Ｗ1 （μｍ）が、逆直列ツェナーダイオードの
クランプ電圧ＶCE（Ｖ）の関数として、１．５Ｖ CE ≧ Ｗ1 ≧ ０．１５ＶCE で示される範囲にあることがよい。
られたフィールド絶縁膜に近い部分の第二導電型分離ウ
ェルの幅Ｗ1 （μｍ）が、逆直列ツェナーダイオードの
クランプ電圧ＶCE（Ｖ）の関数として、１．５Ｖ CE ≧ Ｗ1 ≧ ０．１５ＶCE で示される範囲にあることがよい。
【００１５】更に、逆直列ツェナーダイオードの設けら
れていないフィールド絶縁膜に近い部分の第二導電型分
離ウェルの幅Ｗ2 （μｍ）が、前記逆向きツェナーダイ
オード列のクランプ電圧ＶCE（Ｖ）の関数として、０．５Ｖ CE ≧ Ｗ2 ≧ ０．０５ＶCE で示される範囲にあることがよい。
れていないフィールド絶縁膜に近い部分の第二導電型分
離ウェルの幅Ｗ2 （μｍ）が、前記逆向きツェナーダイ
オード列のクランプ電圧ＶCE（Ｖ）の関数として、０．５Ｖ CE ≧ Ｗ2 ≧ ０．０５ＶCE で示される範囲にあることがよい。
【００１６】そのように第二導電型分離ウェルの幅を大
きくすれば、第二導電型分離ウェルが、誘導負荷遮断時
等の残留キャリアの吸入口として働き、セル部への電流
集中が抑えられる。
きくすれば、第二導電型分離ウェルが、誘導負荷遮断時
等の残留キャリアの吸入口として働き、セル部への電流
集中が抑えられる。
【００１７】
【発明の実施の形態】以下、図面を参照しながら本発明
のためにおこなった実験と実施例を説明する。以下にお
いて、ｎ、ｐを冠した領域、層等はそれぞれ電子、正孔
を多数キャリアとする領域、層を意味するものとし、第
一導電型をｎ型、第二導電型をｐ型とするが、これを逆
にすることも可能である。
のためにおこなった実験と実施例を説明する。以下にお
いて、ｎ、ｐを冠した領域、層等はそれぞれ電子、正孔
を多数キャリアとする領域、層を意味するものとし、第
一導電型をｎ型、第二導電型をｐ型とするが、これを逆
にすることも可能である。
【００１８】図１は試作素子としたＩＧＢＴの断面図で
ある。試作素子は図８（ａ）に示したＩＧＢＴとほぼ同
じ平面図を持ち、図１は図８（ａ）の平面図のＣ−Ｃ線
に該当する断面図である。ここでは、ＭＯＳＦＥＴと類
似の呼称をすることにし、ＩＧＢＴのコレクタをドレイ
ン、エミッタをソースと呼ぶ。図の左側部分は、電流の
スイッチングをおこなうＩＧＢＴのセル部である。この
部分の構造は、一般のＩＧＢＴとほぼ同じである。すな
わち、高比抵抗のｎドリフト層３３の一方の面側の表面
層に互いに離れたｐベース領域３４が形成され、さら
に、寄生サイリスタのラッチアップを防ぐ目的で、ｐベ
ース領域３４の一部に重複してｐベース領域３４より高
濃度で拡散深さの深いｐ+ ウェル３５が形成されてい
る。ｎドリフト層３３の他方の面側には、ｎドリフト層
３３より低抵抗のｎ+ バッファ層３２を介してｐドレイ
ン層３１が形成されている。ｐベース領域３４の表面層
には、ｎソース領域３６が選択的に形成されている。そ
して、ｎソース領域３６とｎドリフト層３３とに挟まれ
たｐベース領域３４の表面上にゲート酸化膜３７を介し
て多結晶シリコンからなるゲート電極層３８が設けられ
てｎチャネル型ＭＯＳＦＥＴが構成されている。この側
の表面は、ほう素りんシリカガラス（ＢＰＳＧ）等の絶
縁膜４１で覆われ、ｐベース領域３４およびｎソース領
域３６の表面上にソース電極３９が共通に接触するよう
に、また金属のゲート電極４４がゲート電極層３８に接
触するように接触孔が開けられている。ｐドレイン層３
１の表面上にはドレイン電極３０が設けられている。ソ
ース電極３９は、図のように絶縁膜４１を挟んで、ゲー
ト電極層３８の上まで延長されることが多い。
ある。試作素子は図８（ａ）に示したＩＧＢＴとほぼ同
じ平面図を持ち、図１は図８（ａ）の平面図のＣ−Ｃ線
に該当する断面図である。ここでは、ＭＯＳＦＥＴと類
似の呼称をすることにし、ＩＧＢＴのコレクタをドレイ
ン、エミッタをソースと呼ぶ。図の左側部分は、電流の
スイッチングをおこなうＩＧＢＴのセル部である。この
部分の構造は、一般のＩＧＢＴとほぼ同じである。すな
わち、高比抵抗のｎドリフト層３３の一方の面側の表面
層に互いに離れたｐベース領域３４が形成され、さら
に、寄生サイリスタのラッチアップを防ぐ目的で、ｐベ
ース領域３４の一部に重複してｐベース領域３４より高
濃度で拡散深さの深いｐ+ ウェル３５が形成されてい
る。ｎドリフト層３３の他方の面側には、ｎドリフト層
３３より低抵抗のｎ+ バッファ層３２を介してｐドレイ
ン層３１が形成されている。ｐベース領域３４の表面層
には、ｎソース領域３６が選択的に形成されている。そ
して、ｎソース領域３６とｎドリフト層３３とに挟まれ
たｐベース領域３４の表面上にゲート酸化膜３７を介し
て多結晶シリコンからなるゲート電極層３８が設けられ
てｎチャネル型ＭＯＳＦＥＴが構成されている。この側
の表面は、ほう素りんシリカガラス（ＢＰＳＧ）等の絶
縁膜４１で覆われ、ｐベース領域３４およびｎソース領
域３６の表面上にソース電極３９が共通に接触するよう
に、また金属のゲート電極４４がゲート電極層３８に接
触するように接触孔が開けられている。ｐドレイン層３
１の表面上にはドレイン電極３０が設けられている。ソ
ース電極３９は、図のように絶縁膜４１を挟んで、ゲー
ト電極層３８の上まで延長されることが多い。
【００１９】図１の右側部分には、アバランシェ耐量を
増大させるための手段が描かれている。図の右端は、Ｉ
ＧＢＴチップの端であり、ｎドリフト層３３の表面層に
ｎ+コンタクト領域４６が形成され、そのｎ+ コンタク
ト領域４６に補助電極４２が接触している。このｎ+ コ
ンタクト領域４６および補助電極４２は、ドレイン電極
３０とほぼ等電位になるので、ＩＧＢＴのセル部とは十
分離されねばならない。時には、この間のフィールド酸
化膜４７下或いは上に、ガードリング構造、フィールド
プレート構造等の高耐圧化の手段が設けられることもあ
る。
増大させるための手段が描かれている。図の右端は、Ｉ
ＧＢＴチップの端であり、ｎドリフト層３３の表面層に
ｎ+コンタクト領域４６が形成され、そのｎ+ コンタク
ト領域４６に補助電極４２が接触している。このｎ+ コ
ンタクト領域４６および補助電極４２は、ドレイン電極
３０とほぼ等電位になるので、ＩＧＢＴのセル部とは十
分離されねばならない。時には、この間のフィールド酸
化膜４７下或いは上に、ガードリング構造、フィールド
プレート構造等の高耐圧化の手段が設けられることもあ
る。
【００２０】フィールド酸化膜４７下の間のｎドリフト
層３３の表面は、厚いフィールド酸化膜４７で覆われ、
そのフィールド酸化膜４７上に互いに逆に接続された逆
直列ツェナーダイオード４３が設けられている。先の補
助電極４２はこの直列ツェナーダイオード４３の一端に
接続され、逆直列ツェナーダイオード４３の他端から取
り出された電極４９はＩＧＢＴのゲート電極４４に接続
されている。ＩＧＢＴのセル部の周縁部には、ｐ+ 分離
ウェル４５が設けられている。
層３３の表面は、厚いフィールド酸化膜４７で覆われ、
そのフィールド酸化膜４７上に互いに逆に接続された逆
直列ツェナーダイオード４３が設けられている。先の補
助電極４２はこの直列ツェナーダイオード４３の一端に
接続され、逆直列ツェナーダイオード４３の他端から取
り出された電極４９はＩＧＢＴのゲート電極４４に接続
されている。ＩＧＢＴのセル部の周縁部には、ｐ+ 分離
ウェル４５が設けられている。
【００２１】実験に使用したウェハは、比抵抗０．０１
Ω・ｃｍ、厚さ５００μm のｐ基板上にｎ+ バッファ層
３２として、比抵抗０．２Ω・ｃｍ、厚さ３０μm のｎ
層を積層し、その上に、ｎドリフト層３３として、それ
ぞれ比抵抗２５Ω・ｃｍ、３０Ω・ｃｍ、３５Ω・ｃｍ
のｎ層をエピタキシャル成長させた三種類のウェハを用
いた。その後のプロセスは、マスクを変える等の多少の
変化を加えるだけで、従来のＩＧＢＴとほぼ同じ工程で
製造できる。ｐベース領域３４、ｐ+ ウェル３５、およ
び逆直列ツェナーダイオード４３のｐ領域は、ホウ素イ
オンのイオン注入および熱拡散により形成し、ｎソース
領域３６および逆直列ツェナーダイオード４３のｎ領域
は、砒素イオンまたは燐イオンのイオン注入および熱拡
散により形成した。逆直列ツェナーダイオード４３は、
ゲート電極層３８と同じ減圧ＣＶＤ法による多結晶シリ
コン層を利用した。ｐベース領域３４、ｎソース領域３
６の端は、ゲート電極層３８をマスクの一部として、位
置ぎめされて形成され、それぞれの横方向拡散により、
間隔が決められている。ソース電極３９およびゲート電
極４４はＡｌ合金のスパッタリングとその後のフォトリ
ソグラフィにより形成し、ドレイン電極３０は、金属基
板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパッ
タリングで堆積して形成している。
Ω・ｃｍ、厚さ５００μm のｐ基板上にｎ+ バッファ層
３２として、比抵抗０．２Ω・ｃｍ、厚さ３０μm のｎ
層を積層し、その上に、ｎドリフト層３３として、それ
ぞれ比抵抗２５Ω・ｃｍ、３０Ω・ｃｍ、３５Ω・ｃｍ
のｎ層をエピタキシャル成長させた三種類のウェハを用
いた。その後のプロセスは、マスクを変える等の多少の
変化を加えるだけで、従来のＩＧＢＴとほぼ同じ工程で
製造できる。ｐベース領域３４、ｐ+ ウェル３５、およ
び逆直列ツェナーダイオード４３のｐ領域は、ホウ素イ
オンのイオン注入および熱拡散により形成し、ｎソース
領域３６および逆直列ツェナーダイオード４３のｎ領域
は、砒素イオンまたは燐イオンのイオン注入および熱拡
散により形成した。逆直列ツェナーダイオード４３は、
ゲート電極層３８と同じ減圧ＣＶＤ法による多結晶シリ
コン層を利用した。ｐベース領域３４、ｎソース領域３
６の端は、ゲート電極層３８をマスクの一部として、位
置ぎめされて形成され、それぞれの横方向拡散により、
間隔が決められている。ソース電極３９およびゲート電
極４４はＡｌ合金のスパッタリングとその後のフォトリ
ソグラフィにより形成し、ドレイン電極３０は、金属基
板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパッ
タリングで堆積して形成している。
【００２２】各部の寸法例としては、ｐ+ ウェル３５の
拡散深さは６μｍ、ｐベース領域３４の拡散深さは４μ
ｍ、ｎソース領域３６の拡散深さは０．４μｍである。
ゲート絶縁膜３７の厚さは２５ｎｍ、多結晶シリコンの
ゲート電極層３８の厚さは１μｍ、ソース電極３９の厚
さは約５μｍである。逆直列ツェナーダイオード４３は
ツェナー電圧が約８．５Ｖのツェナーダイオードの対を
４０〜７０段直列に接続した。
拡散深さは６μｍ、ｐベース領域３４の拡散深さは４μ
ｍ、ｎソース領域３６の拡散深さは０．４μｍである。
ゲート絶縁膜３７の厚さは２５ｎｍ、多結晶シリコンの
ゲート電極層３８の厚さは１μｍ、ソース電極３９の厚
さは約５μｍである。逆直列ツェナーダイオード４３は
ツェナー電圧が約８．５Ｖのツェナーダイオードの対を
４０〜７０段直列に接続した。
【００２３】〔実験１〕 逆直列ツェナーダイオード４３を上に載せるフィールド
酸化膜４７の厚さ（図１中のＴ）を変える実験をおこな
った。図２は、ｄｖ／ｄｔ耐量のフィールド酸化膜厚依
存性を示す図であり、横軸は、フィールド酸化膜の厚さ
Ｔ、たて軸は逆直列ツェナーダイオード４３のクランプ
電圧ＶCEである。ｄｖ／ｄｔは１２０Ｖ／μｓとした。
酸化膜４７の厚さ（図１中のＴ）を変える実験をおこな
った。図２は、ｄｖ／ｄｔ耐量のフィールド酸化膜厚依
存性を示す図であり、横軸は、フィールド酸化膜の厚さ
Ｔ、たて軸は逆直列ツェナーダイオード４３のクランプ
電圧ＶCEである。ｄｖ／ｄｔは１２０Ｖ／μｓとした。
【００２４】×印は、試験で破壊したことを、○印は破
壊しなかったことを意味している。三段階の電圧は、使
用した三種類のウェハに対応している。しかし、いずれ
も、静的な耐圧としては、クランプ電圧の１．５倍程度
耐えるものである。また、実験したもっとも薄い厚さで
ある０．６μｍの酸化膜でも、静的には９００Ｖ以上耐
える。
壊しなかったことを意味している。三段階の電圧は、使
用した三種類のウェハに対応している。しかし、いずれ
も、静的な耐圧としては、クランプ電圧の１．５倍程度
耐えるものである。また、実験したもっとも薄い厚さで
ある０．６μｍの酸化膜でも、静的には９００Ｖ以上耐
える。
【００２５】しかし、試験の結果では、より低い電圧で
破壊するものがあり、フィールド酸化膜４７の厚さが厚
い程、破壊する電圧が向上して耐量が増大することを示
している。実線で示した線は、 Ｔ＝２．０×１０-3ＶCE なる式で表される。従って、十分なｄｖ／ｄｔ耐量を実
現するためには、この式より厚い酸化膜とすることが必
要である。例えば、ｄｖ／ｄｔが１２０Ｖ／μｓで７０
０Ｖ以上の耐量とするためには、酸化膜厚さは１．５μ
ｍ以上とすることが望ましいことがわかる。厚い酸化膜
を形成するには、酸化温度を高く、時間を長くするなど
しなければならず、必要以上に厚くすることは、生産性
を下げ無駄である。よって、生産性を考慮すると上限
は、Ｔ≦１．７×１０-2ＶCEであり、好ましくはＴ≦７
×１０-3ＶCEである。
破壊するものがあり、フィールド酸化膜４７の厚さが厚
い程、破壊する電圧が向上して耐量が増大することを示
している。実線で示した線は、 Ｔ＝２．０×１０-3ＶCE なる式で表される。従って、十分なｄｖ／ｄｔ耐量を実
現するためには、この式より厚い酸化膜とすることが必
要である。例えば、ｄｖ／ｄｔが１２０Ｖ／μｓで７０
０Ｖ以上の耐量とするためには、酸化膜厚さは１．５μ
ｍ以上とすることが望ましいことがわかる。厚い酸化膜
を形成するには、酸化温度を高く、時間を長くするなど
しなければならず、必要以上に厚くすることは、生産性
を下げ無駄である。よって、生産性を考慮すると上限
は、Ｔ≦１．７×１０-2ＶCEであり、好ましくはＴ≦７
×１０-3ＶCEである。
【００２６】高ｄｖ／ｄｔの電圧を印加したときの破壊
機構としては、空乏層の広がる速度が追いつかず、フィ
ールド酸化膜４７の絶縁破壊電圧を越えた時点で、破壊
するものと考えられる。フィールド酸化膜４７の厚さを
厚くすれば、絶縁破壊電圧が高められ、破壊を防止でき
ることになる。 ［実験２］ 次に、逆直列ツェナーダイオード４３を設けたフィール
ド酸化膜４７に近い部分のｐ+ 分離ウェル４５の幅（図
１中のｗ1 ）を変える実験をおこなった。
機構としては、空乏層の広がる速度が追いつかず、フィ
ールド酸化膜４７の絶縁破壊電圧を越えた時点で、破壊
するものと考えられる。フィールド酸化膜４７の厚さを
厚くすれば、絶縁破壊電圧が高められ、破壊を防止でき
ることになる。 ［実験２］ 次に、逆直列ツェナーダイオード４３を設けたフィール
ド酸化膜４７に近い部分のｐ+ 分離ウェル４５の幅（図
１中のｗ1 ）を変える実験をおこなった。
【００２７】図３は、試作素子の誘導負荷時の耐量のｐ
+ 分離ウェル幅（ｗ1 ）依存性を示す図であり、横軸
は、ｐ+ 分離ウェル幅ｗ1 、たて軸は逆直列ツェナーダ
イオード４３のクランプ電圧ＶCEである。負荷のインダ
クタンスは、１ｍＨとし約１４Ａを遮断した。この場合
も、×印は、試験で破壊したことを、○印は破壊しなか
ったことを意味している。三段階の試験電圧は、使用し
た三種類のウェハに対応している。
+ 分離ウェル幅（ｗ1 ）依存性を示す図であり、横軸
は、ｐ+ 分離ウェル幅ｗ1 、たて軸は逆直列ツェナーダ
イオード４３のクランプ電圧ＶCEである。負荷のインダ
クタンスは、１ｍＨとし約１４Ａを遮断した。この場合
も、×印は、試験で破壊したことを、○印は破壊しなか
ったことを意味している。三段階の試験電圧は、使用し
た三種類のウェハに対応している。
【００２８】ｐ+ 分離ウェル幅ｗ1 が狭いと破壊し易
く、広くすると耐量が増すことがわかる。実線で示した
線は、 ｗ1 ＝０．１５ＶCE なる式で表される。従って、十分な破壊耐量を実現する
ためには、この式より広いｐ+ 分離ウェル４５としなけ
ればならない。例えば、７００Ｖ以上の耐量とするため
には、ｐ+ 分離ウェル幅ｗ1 は１１０μｍ以上とするこ
とが必要である。この場合も必要以上に幅を広げること
は、基板の利用効率を下げるだけで無駄であるので、上
限としてはｗ1 ≦１．５ＶCEとし、より好ましくはｗ1
≦０．７５ＶCEとするのがよい。
く、広くすると耐量が増すことがわかる。実線で示した
線は、 ｗ1 ＝０．１５ＶCE なる式で表される。従って、十分な破壊耐量を実現する
ためには、この式より広いｐ+ 分離ウェル４５としなけ
ればならない。例えば、７００Ｖ以上の耐量とするため
には、ｐ+ 分離ウェル幅ｗ1 は１１０μｍ以上とするこ
とが必要である。この場合も必要以上に幅を広げること
は、基板の利用効率を下げるだけで無駄であるので、上
限としてはｗ1 ≦１．５ＶCEとし、より好ましくはｗ1
≦０．７５ＶCEとするのがよい。
【００２９】逆直列ツェナーダイオード４３を設けた部
分のｐ+ 分離ウェル４５の幅ｗ1 が狭い場合の破壊機構
としては、ＩＧＢＴのオン時にセル部および近傍に蓄積
されたキャリアが、遮断時にセル部の端部に集中するた
めと考えられる。ｐ+ 分離ウェル４５の幅ｗ1 を広くす
れば、セルの設けられていない部分のキャリアは、ｐ+
分離ウェル４５に吸収されるので、セル部の端部に集中
することがなくなって、破壊を防止できることになる。
分のｐ+ 分離ウェル４５の幅ｗ1 が狭い場合の破壊機構
としては、ＩＧＢＴのオン時にセル部および近傍に蓄積
されたキャリアが、遮断時にセル部の端部に集中するた
めと考えられる。ｐ+ 分離ウェル４５の幅ｗ1 を広くす
れば、セルの設けられていない部分のキャリアは、ｐ+
分離ウェル４５に吸収されるので、セル部の端部に集中
することがなくなって、破壊を防止できることになる。
【００３０】［実験３］ 図４は試作素子としたＩＧＢＴの断面図であり、図８
（ａ）のＤ−Ｄ線に該当する断面を表した図である。図
の右端は、ＩＧＢＴチップの端であり、ｎドリフト層３
３の表面層にｎ+ 周縁領域４６ａが形成され、そのｎ+
周縁領域４６ａに周縁電極４２ａが接触している。この
ｎ+ 周縁領域４６ａおよび周縁電極４２ａは、ドレイン
電極３０とほぼ等電位になるので、ＩＧＢＴのセル部１
とは十分離されねばならない。その間のｎドリフト層３
３の表面は、厚いフィールド酸化膜４７ａで覆われてい
るが、そのフィールド酸化膜４７ａ上に直列ツェナーダ
イオードが設けられないので、それほど広くする必要は
無い。ＩＧＢＴのセル部の周縁部には、ｐ+ 分離ウェル
４５ａが設けられている。
（ａ）のＤ−Ｄ線に該当する断面を表した図である。図
の右端は、ＩＧＢＴチップの端であり、ｎドリフト層３
３の表面層にｎ+ 周縁領域４６ａが形成され、そのｎ+
周縁領域４６ａに周縁電極４２ａが接触している。この
ｎ+ 周縁領域４６ａおよび周縁電極４２ａは、ドレイン
電極３０とほぼ等電位になるので、ＩＧＢＴのセル部１
とは十分離されねばならない。その間のｎドリフト層３
３の表面は、厚いフィールド酸化膜４７ａで覆われてい
るが、そのフィールド酸化膜４７ａ上に直列ツェナーダ
イオードが設けられないので、それほど広くする必要は
無い。ＩＧＢＴのセル部の周縁部には、ｐ+ 分離ウェル
４５ａが設けられている。
【００３１】次に、この逆直列ツェナーダイオードを設
けない部分のｐ+ 分離ウェル４５ａの幅（図４中のｗ
2 ）を変える実験をおこなった。図５は、試作素子のＬ
負荷耐量のｐ+ 分離ウェル幅ｗ2 依存性を示す図であ
る。横軸は、ｐ+ 分離ウェル４５ａの幅ｗ2 、たて軸は
逆直列ツェナーダイオード４３のクランプ電圧ＶCEであ
る。試験条件は実験２と同じとした。
けない部分のｐ+ 分離ウェル４５ａの幅（図４中のｗ
2 ）を変える実験をおこなった。図５は、試作素子のＬ
負荷耐量のｐ+ 分離ウェル幅ｗ2 依存性を示す図であ
る。横軸は、ｐ+ 分離ウェル４５ａの幅ｗ2 、たて軸は
逆直列ツェナーダイオード４３のクランプ電圧ＶCEであ
る。試験条件は実験２と同じとした。
【００３２】この場合も、×印は、試験で破壊したこと
を、○印は破壊しなかったことを意味している。三段階
の試験電圧は、使用した三種類のウェハに対応してい
る。ｐ+ 分離ウェル４５ａの幅が狭いと破壊し易く、広
くすると破壊しなくなることがわかる。実線で示した線
は、 ｗ2 ＝０．０５ＶCE なる式で表される。従って、十分なＬ負荷耐量を実現す
るためには、この式より広いｐ+ 分離ウェル４５ａとす
ることが必要である。例えば、７００Ｖ以上の耐量とす
るためには、ｐ+ 分離ウェル幅ｗ1 は４０μｍ以上とす
ることが必要である。この場合も必要以上に幅を広げる
ことは、基板の利用効率を下げるだけで無駄であるの
で、上限はｗ2 ≦０．５ＶCEとし、好ましくはｗ2 ≦
０．２５ＶCEとするのがよい。
を、○印は破壊しなかったことを意味している。三段階
の試験電圧は、使用した三種類のウェハに対応してい
る。ｐ+ 分離ウェル４５ａの幅が狭いと破壊し易く、広
くすると破壊しなくなることがわかる。実線で示した線
は、 ｗ2 ＝０．０５ＶCE なる式で表される。従って、十分なＬ負荷耐量を実現す
るためには、この式より広いｐ+ 分離ウェル４５ａとす
ることが必要である。例えば、７００Ｖ以上の耐量とす
るためには、ｐ+ 分離ウェル幅ｗ1 は４０μｍ以上とす
ることが必要である。この場合も必要以上に幅を広げる
ことは、基板の利用効率を下げるだけで無駄であるの
で、上限はｗ2 ≦０．５ＶCEとし、好ましくはｗ2 ≦
０．２５ＶCEとするのがよい。
【００３３】逆直列ツェナーダイオードを設けない部分
のｐ+ 分離ウェル４５ａの幅ｗ2 が狭い場合の破壊機構
としては、上記と同じくＩＧＢＴのセル部でない部分の
キャリアが、遮断時にセル部の端部に集中するためと考
えられる。但し、セル部でない部分が逆直列ツェナーダ
イオードを設けた部分程広くないので、電流遮断時の残
留キャリア量もそれほど多くなく、ｐ+ 分離ウェル４５
ａの幅ｗ2 は実験２の場合程広くする必要がない。 ［実施例］ 以上の結果に基づき、フィールド酸化膜の厚さ（Ｔ）、
ｐ+ 分離ウェルの幅（ｗ1 、ｗ2 ）を大きくしたＩＧＢ
Ｔを試作したところ、高ｄｖ／ｄｔ耐量およびＬ負荷耐
量の向上が見られ、十分なダイナミック特性をもつＩＧ
ＢＴが得られた。
のｐ+ 分離ウェル４５ａの幅ｗ2 が狭い場合の破壊機構
としては、上記と同じくＩＧＢＴのセル部でない部分の
キャリアが、遮断時にセル部の端部に集中するためと考
えられる。但し、セル部でない部分が逆直列ツェナーダ
イオードを設けた部分程広くないので、電流遮断時の残
留キャリア量もそれほど多くなく、ｐ+ 分離ウェル４５
ａの幅ｗ2 は実験２の場合程広くする必要がない。 ［実施例］ 以上の結果に基づき、フィールド酸化膜の厚さ（Ｔ）、
ｐ+ 分離ウェルの幅（ｗ1 、ｗ2 ）を大きくしたＩＧＢ
Ｔを試作したところ、高ｄｖ／ｄｔ耐量およびＬ負荷耐
量の向上が見られ、十分なダイナミック特性をもつＩＧ
ＢＴが得られた。
【００３４】図８（ｂ）〜（ｄ）は配置を変えた変形例
である。同じ符号は同じものを意味している。このよう
に、補助電極２は、チップの周縁近傍に配置し、ゲート
パッド４との間に逆直列ツェナーダイオード３を配置す
るのが良い。
である。同じ符号は同じものを意味している。このよう
に、補助電極２は、チップの周縁近傍に配置し、ゲート
パッド４との間に逆直列ツェナーダイオード３を配置す
るのが良い。
【００３５】
【発明の効果】以上説明したように本発明は、過電圧保
護用の逆直列ツェナーダイオードを有するＭＯＳ型半導
体素子において、静的な耐圧以下の電圧で破壊すること
を防ぎ、破壊耐量を大幅に増大させられることを実験で
示した。
護用の逆直列ツェナーダイオードを有するＭＯＳ型半導
体素子において、静的な耐圧以下の電圧で破壊すること
を防ぎ、破壊耐量を大幅に増大させられることを実験で
示した。
【００３６】つまり、逆直列ツェナーダイオードの設け
られたフィールド絶縁膜に近い部分の第二導電型分離ウ
ェルの幅Ｗ1 （μｍ）、逆直列ツェナーダイオードの設
けられていない部分のフィールド絶縁膜に近い第二導電
型分離ウェルの幅Ｗ2 が、逆直列ツェナーダイオードの
クランプ電圧ＶCE（Ｖ）の関数として、１．５Ｖ CE ≧ Ｗ1 ≧ ０．１５ＶCE ０．５Ｖ CE ≧ Ｗ2 ≧ ０．０５ＶCE で示される範囲にあるものとすることによって、誘導負
荷遮断時等の残留キャリアの吸入口として働き、セル部
への電流集中が抑えられ、破壊耐量を大幅に増大させら
れることを見出した。
られたフィールド絶縁膜に近い部分の第二導電型分離ウ
ェルの幅Ｗ1 （μｍ）、逆直列ツェナーダイオードの設
けられていない部分のフィールド絶縁膜に近い第二導電
型分離ウェルの幅Ｗ2 が、逆直列ツェナーダイオードの
クランプ電圧ＶCE（Ｖ）の関数として、１．５Ｖ CE ≧ Ｗ1 ≧ ０．１５ＶCE ０．５Ｖ CE ≧ Ｗ2 ≧ ０．０５ＶCE で示される範囲にあるものとすることによって、誘導負
荷遮断時等の残留キャリアの吸入口として働き、セル部
への電流集中が抑えられ、破壊耐量を大幅に増大させら
れることを見出した。
【００３７】更に、本実施例のＩＧＢＴのように、伝導
度変調がある場合には、多量のキャリアが蓄積されるた
め、特に効果が大きいが、他のＭＯＳ型半導体素子の場
合にも、多少のキャリアの横方向拡散があるので、本発
明は有効である。近年、スイッチング回路において、ス
ナバ回路の省略等による回路の簡略化、装置の小型化等
により、そのスイッチング素子であるＭＯＳ型半導体装
置はますます過酷なストレスを受けつつある。そのよう
な状況で、ダイナミックな特性の破壊耐量を向上させる
本発明の寄与は大きいものがある。
度変調がある場合には、多量のキャリアが蓄積されるた
め、特に効果が大きいが、他のＭＯＳ型半導体素子の場
合にも、多少のキャリアの横方向拡散があるので、本発
明は有効である。近年、スイッチング回路において、ス
ナバ回路の省略等による回路の簡略化、装置の小型化等
により、そのスイッチング素子であるＭＯＳ型半導体装
置はますます過酷なストレスを受けつつある。そのよう
な状況で、ダイナミックな特性の破壊耐量を向上させる
本発明の寄与は大きいものがある。
【図１】実験したＩＧＢＴの部分断面図
【図２】ｄｖ／ｄｔ耐量の酸化膜厚依存性を示す図
【図３】Ｌ負荷耐量のｐ+ 分離ウェル幅ｗ1 依存性を示
す図
す図
【図４】実験したＩＧＢＴの別の断面における部分断面
図
図
【図５】Ｌ負荷耐量のｐ+ 分離ウェル幅ｗ2 依存性を示
す図
す図
【図６】従来のＭＯＳＦＥＴの等価回路図
【図７】従来のＭＯＳＦＥＴの部分断面図
【図８】（ａ）は試作ＩＧＢＴのチップの平面図、
（ｂ）、（ｃ）、（ｄ）はその変形例の平面図
（ｂ）、（ｃ）、（ｄ）はその変形例の平面図
１ ソース電極 ２ 補助電極 ３ 逆直列ツェナーダイオード ４ ゲート電極 ５ 逆接続ツェナーダイオード ６ 抵抗 １０、３０ ドレイン電極 １１ ｎ+ ドレイン層 １３、３３ ｎドリフト層 １４、３４ ｐベース領域 １５、３５ ｐ+ ウェル １６、３６ ｎソース領域 １７、３７ ゲート酸化膜 １８、３８ ゲート電極層 １９、３９ ソース電極 ２１、４１ 絶縁膜 ２２、４２ 補助電極 ２３、４３ 逆直列ツェナーダイオード ３１ ｐドレイン層 ３２ ｎ+ バッファ層 ２６、４６ ｎ+ コンタクト領域 ２７、４７、４７ａ フィールド酸化膜 ４２ａ 周縁電極 ４４ ゲート電極 ４５、４５ａ ｐ+ 分離ウェル ４９ ツェナー電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 芳樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 古畑 昌一 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平８−88354（ＪＰ，Ａ) 特開 平６−196706（ＪＰ，Ａ) 特開 平９−186315（ＪＰ，Ａ) 特開 昭57−141962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】第一導電型ドリフト層の第一主面の側の表
面層に形成された複数の第二導電型ベース領域と、その
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第一導電型ソース領域と第一導
電型ドリフト層とに挟まれた第二導電型ベース領域の表
面上にゲート絶縁膜を介して設けられたゲート電極層
と、第一導電型ソース領域と第二導電型ベース領域とに
共通に接触して設けられたソース電極と、第二主面に設
けられたドレイン電極と、ゲート電極層に接触して設け
られたゲート電極と、第一導電型ドリフト層の第一主面
の側の表面層に、第二導電型ベース領域と隔離して形成
された第一導電型コンタクト領域と、その第一導電型コ
ンタクト領域に接触して設けられたドレイン電極に近い
電位をもつ補助電極と、最外側の第二導電型ベース領域
と一部重複して形成された第二導電型ベース領域より拡
散深さの深い第二導電型分離ウェルと、第二導電型分離
ウェルと第一導電型コンタクト領域との間の第一導電型
ドリフト層の第一主面の表面上を覆うフィールド絶縁膜
と、そのフィールド絶縁膜上に設けられた一方をゲート
電極と、他方を補助電極と接続された逆直列ツェナーダ
イオードとを有し、第一導電型ドリフト層と、ドレイン
電極の間に第二導電型ドレイン層を有するＭＯＳ型半導
体素子において、逆直列ツェナーダイオードの設けられたフィールド絶縁
膜に近い側の第二導電型分離ウェルの幅Ｗ 1 （μｍ）
が、逆直列ツェナーダイオードのクランプ電圧Ｖ
CE （Ｖ）の関数として、 １．５Ｖ CE ≧Ｗ 1 ≧ ０．１５Ｖ CE で示される範囲にある ことを特徴とするＭＯＳ型半導体
素子。 - 【請求項２】逆直列ツェナーダイオードの設けられてい
ないフィールド絶縁膜に近い部分の第二導電型分離ウェ
ルの幅Ｗ2 （μｍ）が、逆直列ツェナーダイオードのク
ランプ電圧ＶCE（Ｖ）の関数として、０．５Ｖ CE ≧Ｗ 2 ≧ ０．０５Ｖ CE で示される範囲にあることを特徴とする請求項１に記載
のＭＯＳ型半導体素子。
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|---|---|---|---|
| JP31163197A JP3191747B2 (ja) | 1997-11-13 | 1997-11-13 | Ｍｏｓ型半導体素子 |
| US09/190,929 US5973359A (en) | 1997-11-13 | 1998-11-12 | MOS type semiconductor device |
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|---|---|---|---|
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Family
ID=18019598
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|---|---|---|---|
| JP31163197A Expired - Lifetime JP3191747B2 (ja) | 1997-11-13 | 1997-11-13 | Ｍｏｓ型半導体素子 |
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