JP2833610B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

絶縁ゲート型バイポーラトランジスタ

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JP2833610B2 JP3253948A JP25394891A JP2833610B2 JP 2833610 B2 JP2833610 B2 JP 2833610B2 JP 3253948 A JP3253948 A JP 3253948A JP 25394891 A JP25394891 A JP 25394891A JP 2833610 B2 JP2833610 B2 JP 2833610B2
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layer
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Description

【発明の詳細な説明】
【０００１】
【従来技術】パワースイッチング素子を組み込んだシス
テムにおいて、過電流によるスイッチング素子の破壊を
防止したり、パワー素子以外の回路部が許容電流値を越
えることにより破壊する事を防止するためには、パワー
スイッチング素子に流れる電流値をモニターし、電流を
制限する機能が必要である。
【０００２】この電流検出機能を絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）素子に内蔵する手段とし
て、例えば特開昭６０−９４７７２号公報や特開平２−
１３８７７３号公報に提案されるものがある。しかし、
前者は電流検出信号を得るための抵抗を外部に組み付け
る必要があり、組み付けコストがアップし、アッシーの
体格が大きくなるという問題がある。また、素子電流の
一部を分流するため電流の一部が犠牲となってしまう。
一方、後者では外部に抵抗を組み付ける必要のない構造
を提案してはいるが、セル領域のチャネル部付近に信号
検出用電極を設けるため、このコンタクト領域の確保の
ためにｐベース領域の横方向の長さを通常より大きくす
る必要があり、その結果ｐベース領域の横方向抵抗の増
加，ｐベース領域に流れ込む正孔量の増加によりラッチ
アップ耐量が低下するという問題がある。
【０００３】
【発明が解決しようとする課題】本発明は上記種々の問
題を鑑みてなされたもので、外部に信号検出用抵抗を必
要とせず、さらにラッチアップ耐量の低下を起こさない
電流検出構造を備えたＩＧＢＴを提供することを目的と
する。
【０００４】
【課題を解決するための手段】上記目的を実現するため
に、本発明に係わるＩＧＢＴは、素子の表面の単位セル
領域とは別領域に不純物拡散領域を構成し、その横方向
抵抗を流れるキャリアによる電圧降下を検出することに
より電流検出を行うことに着目して構成されたものであ
り、具体的には、ドレイン電極側から第１導電型の第１
半導体層、この上にキャリア注入により導電率変調を起
こす第２導電型の第２半導体層、この第２半導体層の表
面に選択的に形成された第１導電型の第３半導体層、こ
の第３半導体層の表面に選択的に形成された第２導電型
の第４半導体層、この第２半導体層と第４半導体層との
間の第３半導体層表面にゲース絶縁膜を介して形成され
たゲート電極、並びに、前記第３半導体層表面から第４
半導体層表面に渡って形成されたソース電極を具備する
単位セル領域を有するとともに、該単位セル領域に近接
して、前記第２半導体層の表面に前記第３半導体層とは
独立して形成された第１導電型の第５半導体層と、この
第５半導体層において所定の距離だけ離間する２つのコ
ンタクト領域とを有し、この２つあるコンタクト領域の
うち一方のコンタクト領域を介して前記第５半導体層を
前記ソース電極と接触させると共に、他方のコンタクト
領域を介して前記第５半導体層を前記ソース電極あるい
は前記ゲート電極とは独立した信号検出電極と接触させ
た電流信号検出領域とを有していることを特徴としてい
る。
【０００５】
【作用】上記構成において、前記ゲース電極に印加され
た電位により、前記第２半導体層と第４半導体層の間の
第３半導体層表面が反転すると、前記第２半導体層へ第
４半導体層を介してソース電極より多数キャリアが流れ
込む。
【０００６】この多数キャリアの流入により前記第１半
導体層と前記第２半導体層の間の接合が順バイアスとな
り、ドレイン電極から第２半導体層に少数キャリアが注
入され前記第２半導体層が導電率変調を受け、単位セル
領域においてＩＧＢＴ素子はバイポーラ動作を行う。
【０００７】ここで、ソース電極から流れ込む多数キャ
リアは、単位セル領域近傍に設定される第５半導体層下
の第２半導体層にも流入し、そこで前記接合を順バイア
スする。それにより、第５半導体層下の第２半導体層に
もドレイン電極より少数キャリアが注入し、この注入さ
れた少数キャリアは第５半導体層内を横方向に通ってそ
の一方のコンタクト領域よりソース電極へと流出するこ
とになる。この時、第５半導体層内を通るキャリアによ
るソース電極に対する電圧降下分が他方のコンタクト領
域に接触する信号検出電極に電圧信号としてあらわれる
ことになる。この電圧信号はＩＧＢＴ素子に流れる電流
に応じて変化するものであり、この電圧信号を検出する
ことによって電流検出が実現される。
【０００８】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。なお、実施例においては、第１導電型としてｐ
型，第２導電型としてｎ型を用いたｎチャネルＩＧＢＴ
を例にとって説明する。
【０００９】図１，２は、本発明第１実施例を適用した
ＩＧＢＴの要部構成を示す図である。本実施例はＩＧＢ
Ｔ素子の電流信号検出部（以下単に検出部という）１０
１をソース電極パッド（以下単にソースパッドという）
部１０３近傍に設けた例を示し、図１には検出部１０
１，セル領域１００，電流信号検出電極パッド（以下単
に検出パッドという）部１０２及びソースパッド部１０
３の概略的な表面パターンを示す平面図、図２にはその
Ａ−Ａ断面図を示す。以下、本実施例の構成をその製造
工程に従って説明する。
【００１０】まず、半導体基板であるｐ+ 層２（第１半
導体層）を用意し、この上に気相成長法により高抵抗の
ｎ- 層３（第２半導体層）を形成する。なお、このｎ-
層３はその不純物濃度と厚さが、ＩＧＢＴ素子が所定の
耐圧を獲得するように所定の値に設定されている。
【００１１】次に、３〜６μｍの拡散深さで、セル領域
１００に深いｐ層４ａ，検出部１０１に検出用ｐ層６
（第５半導体層）を選択拡散法により同時に形成する。
ここで、ｐ層６は電流信号検出用の抵抗２４を形成する
ための拡散領域であり、その抵抗値ＲPLはｐ層の形状
（図１において幅Ｗ，長さＬ）にて与えることができ
る。なお、図１，２に示すように、この検出用ｐ層６は
ソースパッド部１０３下部に形成するシールド用ｐ層６
S と同時にその拡散パターンに応じてシールド用ｐ層６
S と連続形成されるもので、一端においてシールド用ｐ
層６S と連続して該シールド用ｐ層６S から突出するパ
ターン形状とされている。また、これら深いｐ層４ａ，
検出用ｐ層６，シールド用ｐ層６S と同時に図１，２に
おいて検出パッド１０２下にもシールド用ｐ層６ｄを形
成することができる。
【００１２】更に、この深いｐ層４ａ内に選択拡散法に
よりｎ+ ソース層５（第４半導体層）を形成する。な
お、以上の製造工程においてセル領域１００のｎ- 層
（ドレイン）３の表面を酸化してゲート酸化膜７とな
し、その上に形成，パターニングされたｐｏｌｙ Ｓｉ
よりなるゲート電極８をマスクとして所謂ＤＳＡ（Ｄｉ
ｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ）によ
り浅いｐ層４ｂと上述のｎ+ ソース層５が自己整合的に
形成され、これによりｎ- 層３とｎ+ 層５の間のｐ層４
ｂ表面にチャネルが形成される。また、ｐ層４ａ，４ｂ
によりｐベース層４（第３半導体層）が構成される。
【００１３】その後、ＰＳＧ，ＢＰＳＧ等の層間絶縁膜
９を形成し、続いて、セル領域１００においてｐベース
層４とｎ+ ソース層５とにオーミック接触を形成するた
めのコンタクトホール１６を、また、検出部１０１にお
いて検出用ｐ層６の両端にオーミック接触を形成するた
めのコンタクトホール１４，１５を、更には、ソースパ
ッド１０３近傍においてシールド用ｐ層６S とオーミッ
ク接触を形成するためのコンタクトホール１７S を、各
々ゲート酸化膜７と層間絶縁膜９に開口し、アルミニウ
ム膜を数μｍ蒸着する。そして、選択エッチングによる
パターニングでアルミニウム膜をパターニングし、ソー
ス電極（及びソースパッド）１０，図示しないゲード電
極パッド及び電流信号検出電極（及び検出パッド）１１
を形成する。そして、ｐ+ 層２の裏面側に金属膜を蒸着
してドレイン電極１となし、図１，２に示すＩＧＢＴ素
子を得る。
【００１４】ここで、ソース電極１０を接地電位とし、
ゲート電極８に闘電圧を越える正の電圧を印加し、ドレ
イン電極１に基板ｐｎ接合１３の順方向立ち上がり電圧
（０．７Ｖ以上）を越える正の電圧を印加し、さらに検
出パッド（電流信号検出電極）１１の外部をハイインピ
ーダンスにする場合、表面のソース電極１０からｎ+ ソ
ース層５，チャネルを介して電子が基板ｐｎ接合１２に
向かって流れ（矢印２０）、それに伴い基板ｐｎ接合１
２が順バイアス状態になり基板ｐ+ 層２からｎ - 層３に
正孔が注入される。この時、電子はセル領域１００下部
だけでなくセル領域と隣接して形成されている検出部１
０１のｐ層６下部にも流れ込む（矢印２１）。その結
果、ｐ層６の下部の基板ｐｎ接合も順バイアスされ、検
出部１０１においても正孔の注入が起こる。
【００１５】基板ｐｎ接合１２を介してｎ- 層３に注入
された正孔は、ｎ- 層３中を表面に向かって流れて行
き、素子表面のｐベース層４及びｐ層６，６S に流れ込
む。ｐベース層４に流れ込んだ正孔は、それと接触する
ソース電極１０に流れ出す（矢印２２）。また、シール
ド用ｐ層６S に流れ込んだ正孔はコンタクトホール１７
S を介してソース電極１０へ抜き取られる。一方、検出
用ｐ層６に流れ込んだ正孔は、領域１３においてはｐ層
６はソース電極６に流れ込んだ正孔は、領域１３におい
てはｐ層６はソース電極１０と接触しておらず、さらに
コンタクトホール１５を介して接触される電流信号検出
電極１１の外部はそのパッドを介してハイインピーダン
スとされているため、素子外部に流れ出すことができな
い。従って、ｐ層６内を横方向に流れｐ層６端に設けら
れたソース電極１０との接触部１４から素子外部に流れ
出すことになる（矢印２３）。この時、ｐ層６を横方向
に流れる正孔電流ＩHSとｐ層６の横方向抵抗２４（抵抗
値ＲPL）に起因する電圧降下ＶS が発生し、接地電位に
固定されているソース電極１０に対して電流信号検出電
極（及び検出パッド）１１には正の電圧ＶS が現れる。
【００１６】このＶS を検出して換算することにより素
子を流れる全電流ＩT を知ることができる。以下にその
検出原理を説明する。なお、ＶS ，ＲPL及びＩHSの関係
は数１で表すことができる。
【００１７】
【数１】ＶS ＝ＲPL×ＩHS また、素子を流れる全電流値ＩT は素子表面に形成され
たソース電極１０を流れる正孔電流ＩH と電子電流ＩE
の和となり次式で示す関係がある。
【００１８】
【数２】ＩT ＝ＩH ＋ＩE ここで、ＩH とＩE は素子に内在するｐｎｐトランジス
タのエミッタ接地電流増幅率ｈFEを用い次式で表され
る。
【００１９】
【数３】ＩE ＝ＩH ／ｈFE 更に、検出部１０１のｐ層６を横方向に流れる正孔電流
値ＩHSは素子を流れる全正孔電流値ＩH と比例関係にあ
るから比例係数ｋを用いて次式となる。
【００２０】
【数４】ＩH ＝ｋ×ＩHS ここで、数２に数３を代入して、
【００２１】
【数５】ＩT ＝（ＩH ／ｈFE）＋ＩH となり、さらに数４を代入すると、
【００２２】
【数６】ＩT ＝ｋ・ＩHS・（１＋１／ｈFE） を得る。さらに数６に数１を代入すると次式が得られ
る。
【００２３】
【数７】ＩT ＝（ｋ／ＲPL）・（１＋１／ｈFE）・ＶS 数７においてｋ，ＲPL及びｈFEは定数であるので、ＶS
を検出することにより素子を流れる全電流ＩT を求める
ことができる。
【００２４】なお、検出する電圧降下分ＶS は数１より
検出用ｐ層６のシート抵抗、表面パターンの幅Ｗ，長さ
Ｌを選び、また表面パターンを工夫してその抵抗値ＲPL
を制御することにより調整でき、例えばＲPLを大として
高感度化を図ることも可能である。
【００２５】また、素子表面の電極パッド近傍に形成し
た不純物拡散領域の横方向抵抗を利用して電流信号検出
が行え、特別に外部に検出抵抗を必要としない。また、
セル領域１００に流れる電流を分流するものでなく、パ
ッド領域付近に注入される余剰な正孔を利用して電流信
号を検出するようにしているため、素子に流れる電流を
分流して使うことによる電流の犠牲なしで電流検出機能
を内蔵化できる。
【００２６】さらに、セル構造を利用せず、パッド領域
の表面パターンを一部変更するのみであるため、電流検
出部の構造に起因したラッチアップ耐量の低下はない。
また、電流検出部自体の構成により、検出部１０１下に
注入された正孔は検出用ｐ層６により素早くソース電極
１０へ抜き取られることになり、検出部１０１近傍のセ
ル領域１００における単位セルでのラッチアップの発生
はなく、また、ターンオフ時間の短縮も実現できる。
【００２７】また、上記構成は、検出用ｐ層６を形成す
ることに関連するパターンの変更のみでＩＧＢＴ素子に
内蔵化することができ、本構造によるマスク工程数の増
加はない。
【００２８】上記第１実施例はソースパッド１０３近傍
に検出部１０１を構成した例を示したが、ゲート電極パ
ッド部１０４近傍に構成することもできる。本発明をゲ
ート電極パッド部１０４の構造を一部利用して実現した
第２実施例について図３，４を用いて説明する。なお、
図３は検出部１０１，セル領域１００，検出パッド部１
０２及びゲートパッド部１０４の概略的な表面パターン
を示す平面図であり、図４はそのＡ−Ａ断面図である。
図中、図１，２と同一構成、あるいは同一の作用を有す
る構成には同一符号が付してある。
【００２９】上述した第１実施例の製造方法において、
セル領域１００の深いｐ層４ａ，ソースパッド下のシー
ルド用ｐ層６S ，検出パッド下のシールド用ｐ層６ｄを
形成した工程において、ゲートパッド１８下に構成する
シールド用ｐ層６ｇの形状を一部パターン変更し、検出
部１０１の設定に応じて検出用ｐ層６を形成する。な
お、図３に示すよう、検出用ｐ層６はシールド用ｐ層６
ｇより延在する構成となっており、上記第１実施例同
様、シールド用ｐ層６ｇからの延在基部において電流信
号検出電極１１とコンタクトホール１５を介して接触
し、他端においてソース電極１０とコンタクトホール１
４を介して接触する。なお、図において、１７ｇはシー
ルド用ｐ層６ｇとソース電極１０とを接触させるコンタ
クトホールで、ゲート電極パッド部１０４下に注入され
た余剰な正孔をシールド用ｐ層６ｇを介してソース電極
１０へ抜き取る流通通路を形成する。
【００３０】本第２実施例構造においても、チャネルを
介して流れる電子は、セル領域１００下部だけでなくセ
ル領域１００と隣接して形成されている検出部１０１並
びにゲートパッド部１０４下部にも流れ込んで行く（矢
印２１）。その結果、ｐ層６，６ｇの下部の基板ｐｎ接
合も順バイアスされ正孔の注入が起こる。
【００３１】この正孔は、ｎ- 層３中を表面に向かって
流れて行き素子表面の検出用ｐ層６あるいはシールド用
ｐ層６ｇに流れ込み、各々ｐ型層内を横方向に流れ、各
々コンタクトホール１４，１７ｇよりソース電極１０へ
流出する。
【００３２】ここで、検出用ｐ層６において、流れ込ん
だ正孔の横方向正孔電流ＩHSとｐ層６の横方向抵抗２４
（抵抗ＲPL）により電圧降下ＶS が発生し、接地電位に
固定されているソース電極１０に対して電流信号検出電
極１１には正の電圧ＶS が現れる。ＩＧＢＴ素子に流れ
る電流値が増加すると、それに応じてＩHSも増加し、更
にＶS も増加する。従ってこのＶS を検出することによ
り、前述の数７で示された原理により、素子を流れる全
電流ＩT を知ることができる。
【００３３】また、本発明は検出パッド部１０２の構造
を利用して実現することもできる。その例を第３実施例
として、図５，６を用いて説明する。図５，６は各々検
出パッド１０２及びその近傍の構造の平面図とそのＡ−
Ａ断面図である。なお、図１乃至図４と対応する部分に
は同一符号が付してある。
【００３４】上述した製造方法において、セル領域１０
０の深いｐ層４ａ，各パッド下のシールド用ｐ層６ｓ，
ｇ，ｄを形成する工程で、検出パッド部１０２の検出部
１０１形成に応じた平面パターンの変更により、検出パ
ッド部１０２のシールド用ｐ層６ｄと検出部１０１の検
出用ｐ層６を同時に連続させた形状にて形成する。これ
により、図５，６に示すように、検出用ｐ層６はシール
ド用ｐ層６ｄより延在する構成となり、コンタクトホー
ル１４，１５を介して各々ソース電極１０と電流信号検
出電極１１と接触する。なお、図において、１７ｄはシ
ールド用ｐ層６ｄとソース電極１０とを接触させるコン
タクトホールであり、検出パッド領域１０２下に注入さ
れた余剰な正孔をシールド用ｐ層６ｄを介してソース電
極１０へ抜き取る通路を形成する。
【００３５】本実施例においても、チャネルを介してソ
ース電極１０より流れ込んだ電子は、セル領域１００下
部だけでなくセル領域１００と隣接して形成されている
検出部１０１並びに検出パッド部１０２下部にも流れ込
んで行く（矢印２１）。その結果、ｐ層６，６ｄの下部
の基板ｐｎ接合も順バイアスされ正孔の注入が起こる。
【００３６】この正孔は、ｎ- 層３中を表面に向かって
流れて行き素子表面の検出用ｐ層６あるいはシールド用
ｐ層６ｄに流れ込み、各々ｐ型層内を横方向に流れ、各
々コンタクトホール１４，１７ｄよりソース電極１０へ
流出する。ここで、検出用ｐ層６において、流れ込んだ
正孔の横方向正孔電流ＩHSとｐ層６の横方向抵抗２４
（抵抗値ＲPL）において電圧降下ＶS が発生し、接地電
位に固定されているソース電極１０に対して電流信号検
出電極１１には正の電圧ＶS が現れる。ＩＧＢＴ素子に
流れる電流値が増加するとそれに応じてＩHSも増加し、
更にＶS も増加する。従って、このＶS を検出するとに
より前述の数７で示された原理により、素子を流れる全
電流ＩT を知ることができる。
【００３７】上述した種々の実施例においては、検出用
ｐ層６内に流入した正孔は、該ｐ層６の表面に沿って流
れ、そのシート抵抗、表面パターンの幅Ｗ，長さＬ選び
ことにより、検出電圧ＶS の大きさを調整するようにす
るものであったが、以下に示す第４〜６実施例を採用す
ることにより、同じ面積（パターン形状）において容易
にその横方向抵抗値ＲPLを大きくでき、検出感度を大き
くすることができる。
【００３８】本発明第４実施例を図７，８に示す。本実
施例は上述した図１，２に示す第１実施例において、検
出部１０１の検出用ｐ層６の表面にｎ型層１９を形成し
たものである。なお、このｎ型層１９はｎ+ ソース層５
と同時に形成可能である。
【００３９】本構造では、ｎ型層１９の形成により検出
部１０１の検出用ｐ層６のシート抵抗は上記第１実施例
に比べ大きくなり（ピンチ抵抗）、それに伴い横方向抵
抗２４を大きく設定でき検出感度を大きくすることがで
きる。なお、ｎ型層１９には金属電極は接触していない
ので、ラッチアップは発生しない。
【００４０】同様に、図９，１０に示す第５実施例は、
上述した図３，４に示す第２実施例において検出部１０
１の検出用ｐ層６の表面にｎ型層１９を形成したもので
あり、また、図１１，１２に示す第６実施例は、上述し
た図５，６に示す第３実施例において検出部１０１の検
出用ｐ層６の表面にｎ型層１９を形成したものであり、
いずれも図７，８に示す第４実施例同様、ｎ型層１９の
ピンチ抵抗により、信号検出感度を大きくすることがで
きる。
【００４１】次に、上記した種々の実施例において、さ
らに検出信号ＶS の温度依存性を補償する温度補償構造
について説明する。図１３，１４を用いて、上記第３実
施例において温度補償構造を付加した場合を例にとって
説明する。図１３は検出部と温度補償抵抗部の平面パタ
ーンを示す平面図、図１４は図１３におけるＡ−Ａ断面
とＢ−Ｂ断面を用いた検出電圧ＶS の温度補償の原理の
説明に供する図である。
【００４２】温度変化があった場合、検出部の検出用ｐ
層６の抵抗ＲPLが変化し、同一電流値に対して検出電圧
値ＶS が変化することになる。この検出電圧ＶS の温度
依存性の補償原理について、以下図１３，１４に示す第
７実施例に従って説明する。
【００４３】上述した製造工程において、検出用ｐ層６
を形成した同一工程で該ｐ層６と同一の形状寸法（幅
Ｗ，長さＬ）の補償用ｐ層３０を形成し、層間絶縁膜９
へのコンタクトホール開口時に、該補償用ｐ層３０に接
触をとるためのコンタクトホール４０，４１を形成す
る。しかる後のアルミニウム膜のパターニング時に、検
出パッド１１，ソース電極１０，図示しないゲートパッ
ド及び温度補償用電極パッド３１を形成する。これによ
り補償用ｐ層３０は、コンタクトホール４０を介してソ
ース電極１０と接続し、コンタクトホール４１を介して
補償用パッド３１と接続される。ここで、検出部の検出
抵抗２４（抵抗値ＲPL）と温度補償抵抗部の補償用抵抗
３８（抵抗値ＲCOM ）は同一形状で同時に形成されるこ
とから、その抵抗値は同一値に設定されることになる。
【００４４】さらに、検出パッド１１及び補償用パッド
３１を介して、図１４に示すように外部回路を構成し、
検出部の検出電圧ＶS と温度補償抵抗部の電圧信号Ｖ
COM を差動増幅器３３に入力する。なお、外部回路は差
動増幅器３３を用いて電圧ホロワ回路を構成しており、
ＶS とＶCOM が常に等しくなるように、電源３６，外部
抵抗３５，トランジスタ３４を介して補償用抵抗３８に
流れる電流ＩCOM ３７を制御するものである。
【００４５】以下、本第７実施例の作用について説明す
る。ＩＧＢＴ素子動作時に正孔の流れ２３により検出抵
抗２４に正孔電流ＩHSが検出用ｐ層６を流れ、検出パッ
ド１１には数１で与えられる検出電圧ＶS が発生する。
そして、この検出電圧ＶS と温度補償抵抗部の補償用パ
ッド３１のソース電位に対する電位ＶCOM が等しくなる
ように、差動増幅器３３はトランジスタ３４のベース電
位を制御し、電源３６→外部抵抗３５→トランジスタ３
４→補償用パッド３１→補償用ｐ層３０（補償用抵抗３
８）→ソース電極１０の経路で流れる電流ＩCOM ３７を
制御する。
【００４６】ここで，補償用パッド３１に現れる電位Ｖ
COM は、
【００４７】
【数８】ＶCOM ＝ＲCOM ×ＩCOM で与えられ、ＶS とＶCOM が常に等しくなるように制御
されることから、数１と数８より、
【００４８】
【数９】ＩHS＝（ＲCOM ／ＲPL）×ＩCOM が成立する。
【００４９】そして、上述のように、本実施例において
は、検出部の検出抵抗２４を構成する検出用ｐ層６と、
温度補償用抵抗部の補償用抵抗３８を構成する補償用ｐ
層３０は、同一形状でかつ同一プロセス条件において同
時に形成しているため、両者の抵抗値及びその温度依存
性は等しい。従って、
【００５０】
【数１０】ＲPL（Ｔ）＝ＲCOM （Ｔ） が成立ち、数９より、温度に無関係に次式が成立するこ
とになる。
【００５１】
【数１１】ＩHS＝ＩCOM 即ち、ＩCOM の値をモニターすることにより、検出部に
流れる電流ＩHSを知ることができる。数６を数１１を用
いて書き換えると、
【００５２】
【数１２】ＩT ＝ｋ・ＩCOM ・（１＋１／ｈFE） となり、さらにＩCOM は外部回路に組み込まれた外部抵
抗３５での電圧降下Ｖ OUT を計測することにより得るこ
とができ、
【００５３】
【数１３】 ＩT ＝（ｋ／ＲL ）・（１＋１／ｈFE）・ＶOUT により、素子を流れる全電流ＩT を温度依存性を補償し
て得ることができる。なお、数１３において、ＲL は外
部抵抗３５の抵抗値である。
【００５４】なお、本第７実施例において、基板ｐ層２
から流れ込む正孔による電流が温度補償部に流入する
と、その正孔電流に起因した補償用抵抗３８での電圧降
下を発生させ、ＩHSとＩCOM が等しくなくなり検出精度
が悪くなる。このため、温度補償抵抗部において基板ｐ
層２からの正孔の注入を防止するため、図１３，１４に
示すように、温度補償抵抗部は電子電流（矢印２１）が
流れるセル領域から十分離れた位置に形成され、さらに
温度補償抵抗部下部の基板ｐｎ接合近傍には高濃度のｎ
+ 型領域３２を形成し、正孔注入の防止を実現してい
る。
【００５５】また図１３において、６ｃは、補償用パッ
ド３１下に設定され、補償用ｐ層３０，検出用ｐ層６及
び検出パッド１１下のシールド用ｐ層６ｄと同一工程に
て形成されたシールド用ｐ層であり、検出用ｐ層６とシ
ールド用ｐ層６ｄと連続形成されている。また、補償用
パッド３１下に注入された正孔をこのシールド用ｐ層６
ｃを介してソース電極１０へ流出するべく、コンタクト
ホール１７ｃが形成されている。更に、素子外周には、
ガードリング３９が形成されている。
【００５６】本第７実施例によれば、上述したように温
度変化に無関係にＩＧＢＴ素子を流れる電流値をモニタ
ーすることができる。なお、本第７実施例においては、
検出用ｐ層６と補償用ｐ層３０を同一形状として、各々
の抵抗値ＲPLとＲCOM が等しくなるように構成していた
が、各々の抵抗値が必ずしも同一でなくても検出用ｐ層
６と補償用ｐ層３０の抵抗温度係数が同一であればよ
く、同一プロセス条件で構成すれば各々の抵抗温度係数
は等しくすることができる。
【００５７】なお、以上の実施例はｎチャネル型ＩＧＢ
Ｔの構造を用いて説明したが、本発明はｐチャネル型Ｉ
ＧＢＴにおいても同様の効果を達成できる。
【００５８】
【発明の効果】以上、詳述したように、本発明に係わる
ＩＧＢＴは、素子表面の単位セル形成領域とは別領域に
形成した不純物拡散領域の横方向抵抗を使い、それを流
れるキャリアによる電圧降下を検出することで電流検出
を行うようにしているため、外部に検出用抵抗を設定し
て電流を分流して検出する必要はなく、また、検出部の
構成に起因したラッチアップ耐量の低下もないという優
れた効果がある。
【図面の簡単な説明】
【図１】本発明第１実施例の要部構成を示す平面図であ
る。
【図２】図１に示すもののＡ−Ａ断面図である。
【図３】本発明第２実施例の要部構成を示す平面図であ
る。
【図４】図３に示すもののＡ−Ａ断面図である。
【図５】本発明第３実施例の要部構成を示す平面図であ
る。
【図６】図５に示すもののＡ−Ａ断面図である。
【図７】本発明第４実施例の要部構成を示す平面図であ
る。
【図８】図７に示すもののＡ−Ａ断面図である。
【図９】本発明第５実施例の要部構成を示す平面図であ
る。
【図１０】図９に示すもののＡ−Ａ断面図である。
【図１１】本発明第６実施例の要部構成を示す平面図で
ある。
【図１２】図１１に示すもののＡ−Ａ断面図である。
【図１３】本発明第７実施例の要部構成を示す平面図で
ある。
【図１４】第７実施例による温度補償の原理説明に供す
る図である。
【符号の説明】
１ ドレイン電極 ２ ｐ+ 層 ３ ｎ- 層 ４ ｐベース層 ５ ｎ+ ソース層 ６ 検出用ｐ層 ６ｓ，６ｇ，６ｄ，６ｃ シールド用ｐ層 ７ ゲート絶縁膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極（ソースパッド） １１ 電流信号検出電極（検出パッド） １２ 基板ｐｎ接合 １４，１５，１６，１７ｓ，１７ｇ，１７ｄ，１７ｃ
コンタクトホール １８ ゲート電極パッド １９ ｎ型層 ３０ 補償用ｐ層 ３１ 補償用パッド ３３ 差動増幅器 ３４ トランジスタ ３５ 外部抵抗 ３６ 電源 １００ セル領域 １０１ 検出部 １０２ 検出パッド部 １０３ ソースパッド部 １０４ ゲートパッド部

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体層と、この第１
    半導体層上に配置された第２導電型の第２半導体層とを
    有し、 この第２半導体層の表面に部分的に形成された第１導電
    型の第３半導体層と、この第３半導体層の表面に部分的
    に形成された第２導電型の第４半導体層と、前記第２半
    導体層と前記第４半導体層との間の前記第３半導体層に
    対してゲート絶縁膜を介して形成されたゲート電極と、
    前記第３半導体層と前記第４半導体層との両方に電気的
    に接続するソース電極と、前記第１半導体層を介してド
    レイン電流を供給するドレイン電極とから構成される単
    位セルを複数有するセル領域を有するとともに、 前記第２半導体層の表面において、前記セル領域の境界
    部に近接すると共に、前記単位セルを構成する前記第３
    半導体層からは独立するように配置され、かつ前記ソー
    ス電極との接触部を有する第１導電型の第５半導体層
    と、 前記第５半導体層の前記ソース電極との接触部から所定
    の距離だけ離間した位置の前記第５半導体層に接触する
    と共に、前記ソース電極及びゲート電極からは独立して
    形成された信号検出電極とを備えたことを特徴とする絶
    縁ゲート型バイポーラトランジスタ。
  2. 【請求項２】 前記第５半導体層表面には、その２つの
    接触部より離間するとともに、該両接触部の間には第２
    導電型の第６半導体層が形成されていることを特徴とす
    る請求項１記載の絶縁ゲート型バイポーラトランジス
    タ。
  3. 【請求項３】 前記第５半導体層は、前記ソース電極，
    前記ゲート電極，前記信号検出電極の何れかのパッド部
    近傍に配置されていることを特徴とする請求項１あるい
    は２に記載の絶縁ゲート型バイポーラトランジスタ。
  4. 【請求項４】 前記第５半導体層は、前記何れかのパッ
    ド部の下部の前記第２半導体層表面に形成された第１導
    電型のシールド層から延在するようにして形成されてい
    ることを特徴とする請求項３記載の絶縁ゲート型バイポ
    ーラトランジスタ。
  5. 【請求項５】 前記第２半導体層内の前記第３半導体層
    から離間した位置において該第３半導体層からは独立し
    て形成されるとともに前記第５半導体層と同 等の抵抗特
    性を有して形成され、前記ソース電極との接触部を有す
    る第１導電型の第７半導体層と、 前記第７半導体層の前記ソース電極との接触部から所定
    の距離だけ離間した位置の前記第７半導体層に接触する
    とともに、前記ソース電極，ゲート電極及び信号検出電
    極からは独立して形成された補償信号検出電極と を備え
    たことを特徴とする請求項１乃至４の何れかに記載の絶
    縁ゲート型バイポーラトランジスタ。
  6. 【請求項６】 前記第７半導体層下部の前記第１，第２
    半導体層の接合には前記第２半導体層より高濃度で第２
    導電型の第８半導体層が形成されていることを特徴とす
    る請求項５記載の絶縁ゲート型バイポーラトランジス
    タ。
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