JPS62165964A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62165964A JPS62165964A JP753486A JP753486A JPS62165964A JP S62165964 A JPS62165964 A JP S62165964A JP 753486 A JP753486 A JP 753486A JP 753486 A JP753486 A JP 753486A JP S62165964 A JPS62165964 A JP S62165964A
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- JP
- Japan
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- region
- impurity region
- layer
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- impurity
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置に係わり、特に、ツェナ降伏前の定
電ｄε特性に優れたピンチ抵抗素子を含む半導体装置に
関する。
電ｄε特性に優れたピンチ抵抗素子を含む半導体装置に
関する。
〈従来の技術〉
半導体装置内で抵抗素子を形成する場合、トランジスタ
のベース拡散を利用するが、特に高抵抗値を望むときに
はエミッタ拡散によるピンチ抵抗を活用している。
のベース拡散を利用するが、特に高抵抗値を望むときに
はエミッタ拡散によるピンチ抵抗を活用している。
第４図は、従来の半導体装置内のピンチ抵抗形成部分を
示す平面図である。同図において、ｐ型基板上に成長さ
れ、アイソレーション層１で分離されたｎ型エピタキシ
ャル層２内には、ｎｐｎ）−ランジスタのベース拡散工
程時に特定形状のｐ型拡散抵抗層３が形成され、つづい
て、エミッタ拡散時にｐ型拡散抵抗層３を跨ぎ、同層よ
り浅いｎ型拡散層４が形成されている。５，６は拡散抵
抗層３にオーミック接触する電極である。 このように
拡散ＷＩ４により抵抗領域が狭められた拡散抵抗層３が
高抵抗のピンチ抵抗素子として用いられている。
示す平面図である。同図において、ｐ型基板上に成長さ
れ、アイソレーション層１で分離されたｎ型エピタキシ
ャル層２内には、ｎｐｎ）−ランジスタのベース拡散工
程時に特定形状のｐ型拡散抵抗層３が形成され、つづい
て、エミッタ拡散時にｐ型拡散抵抗層３を跨ぎ、同層よ
り浅いｎ型拡散層４が形成されている。５，６は拡散抵
抗層３にオーミック接触する電極である。 このように
拡散ＷＩ４により抵抗領域が狭められた拡散抵抗層３が
高抵抗のピンチ抵抗素子として用いられている。
〈発明の解決しようとする問題点〉
しかしながら、」二記従来のピンチ抵抗にあっては、電
極間に印加される電圧を増大して行くと、電流も徐々に
増加して行き、例えば６乃至７Ｖの耐電圧を越えた時点
で突然雪崩降伏による大電流が流れる（第３図の点線で
示す）。従って、従来のピンチ抵抗は高バイアス回路に
使用できないという問題点があった。
極間に印加される電圧を増大して行くと、電流も徐々に
増加して行き、例えば６乃至７Ｖの耐電圧を越えた時点
で突然雪崩降伏による大電流が流れる（第３図の点線で
示す）。従って、従来のピンチ抵抗は高バイアス回路に
使用できないという問題点があった。
それで、本発明はピンチ抵抗素子の耐圧を高めるととも
に半導体装置内で定電流源として使用できるようにする
ことを目的としている。
に半導体装置内で定電流源として使用できるようにする
ことを目的としている。
〈問題点を解決するための手段〉
本発明は、第Ｊ−導電型の半導体層の表面部に形成され
た第２導電型の第１不純物領域と、該第１不純物領域の
表面部に形成された第１導電型の第２不純物領域とを有
し前記第１不純物領域をピンチ抵抗素子として利用する
半導体装置において、１）？ｒ記第２不純物領域の周辺
表面部に低濃度の第１導電型不純物を尋人して第３不純
物領域を形成し２該第３不純物領域を第１不純物領域に
接合させたことを要旨とする。
た第２導電型の第１不純物領域と、該第１不純物領域の
表面部に形成された第１導電型の第２不純物領域とを有
し前記第１不純物領域をピンチ抵抗素子として利用する
半導体装置において、１）？ｒ記第２不純物領域の周辺
表面部に低濃度の第１導電型不純物を尋人して第３不純
物領域を形成し２該第３不純物領域を第１不純物領域に
接合させたことを要旨とする。
〈作用および効果〉
上記従来のピンチ、抵抗が定電流域を経ることなく雪崩
降伏を生じるのは、エミッタ領域表面部のベース・エミ
ッタ接合部の空乏層がベース・エミッタ間の逆方向電圧
に対応して延びず、ベース・エミッタ接合部の空乏層が
早期に降伏するためと考えられる。
降伏を生じるのは、エミッタ領域表面部のベース・エミ
ッタ接合部の空乏層がベース・エミッタ間の逆方向電圧
に対応して延びず、ベース・エミッタ接合部の空乏層が
早期に降伏するためと考えられる。
それで、本発明に係わるピンチ抵抗素子では、第２不純
物領域の周辺表面部に低濃度の第１導電型不純物を導入
して第３不純物領域を形成し該第３不純物領域を第１不
純物領域に接合させたので、第１不純物領域と第３不純
物領域との接合部の空乏層が充分に延びることができる
。その結果、第２不純物領域下方の第１不純物領域内に
延びる空乏層が逆方向電圧に比例したピンチ抵抗を形成
し、ここを通過する電流を抑制する。従って耐圧が向上
し、一実施例では、従来耐圧が６■であったものが２０
Ｖ ｔ、１なるとともに雪崩降伏が生じるまで第３図
Ａで示す定電流域が形成され、ピンチ抵抗素子を半導体
装置内の定電流源として使用することができる。
物領域の周辺表面部に低濃度の第１導電型不純物を導入
して第３不純物領域を形成し該第３不純物領域を第１不
純物領域に接合させたので、第１不純物領域と第３不純
物領域との接合部の空乏層が充分に延びることができる
。その結果、第２不純物領域下方の第１不純物領域内に
延びる空乏層が逆方向電圧に比例したピンチ抵抗を形成
し、ここを通過する電流を抑制する。従って耐圧が向上
し、一実施例では、従来耐圧が６■であったものが２０
Ｖ ｔ、１なるとともに雪崩降伏が生じるまで第３図
Ａで示す定電流域が形成され、ピンチ抵抗素子を半導体
装置内の定電流源として使用することができる。
〈実施例〉
第１図は本発明の一実施例を示す平面図であり、第２図
は第１図のＡ−Ａ’断面図である。図中、１１はｐ型の
半導体裁板を示しており、この半導体基板１１と半導体
基板１上上に成長された半導体層としてのｎ型のエピタ
キシャル層１２との境界には高濃度のｎ型埋込層１３が
形成されている。
は第１図のＡ−Ａ’断面図である。図中、１１はｐ型の
半導体裁板を示しており、この半導体基板１１と半導体
基板１上上に成長された半導体層としてのｎ型のエピタ
キシャル層１２との境界には高濃度のｎ型埋込層１３が
形成されている。
エピタキシャル層１２の表面からはｐ型の不純物が尊ス
されて分離領域１４が形成されている。エピタキシャル
層１２の表面部には第１不純物領域としてのｐ型のベー
ス領域１５が形成され、このベース領域１５の表面部に
は第２不純物領域としてのｎ型のエミッタ領域１６が形
成されている。
されて分離領域１４が形成されている。エピタキシャル
層１２の表面部には第１不純物領域としてのｐ型のベー
ス領域１５が形成され、このベース領域１５の表面部に
は第２不純物領域としてのｎ型のエミッタ領域１６が形
成されている。
エピタキシャル層１２の表面を被う酸化膜１７にはコン
タクトホールが穿設されており、これらのコンタク１へ
ホールを介し、てとベース′Ｉｔｊ４４１８．１９とコ
レクタ電極２０とがベース領域１５とエピタキシャル層
１２とにそれぞれ接続されており、ベース電極１９とコ
レクタ電極２０とは電気的に接続されている。ベース領
域１５とエミッタ領域１６との表面部に形成されている
接合面には、低濃度のｎ型不純物が導入されて第３不純
物領域としてのｎ型の低ドープ領域２１が形成されてお
り、エミッタ領域１６の表面部では、この低ドープ領域
２１がベース領域１５に接合している。 徒って、エミ
ッタ電極１８とベース電極１９とに逆方向電圧を印加す
ると、ベース領域１５と低ドープ領域２］との接合面に
ついて発生する空乏層の幅が大きくなり、雪崩降伏は発
生しにくい。しかも、その間に、上記逆方向電圧に対応
してエミッタ領域１６下方のベース領域１５に延びる空
乏層は、該領域１５を通過する電流に対してピンチ抵抗
として作用し、逆方向電圧の増加にもかかわらす略一定
の電流値を維持する定電流域をもたらす。従って、第１
図に示されているピンチ抵抗素子は、定電圧源としてだ
けでなく、定ｉｊ流源と【、７ても使用することができ
る。
タクトホールが穿設されており、これらのコンタク１へ
ホールを介し、てとベース′Ｉｔｊ４４１８．１９とコ
レクタ電極２０とがベース領域１５とエピタキシャル層
１２とにそれぞれ接続されており、ベース電極１９とコ
レクタ電極２０とは電気的に接続されている。ベース領
域１５とエミッタ領域１６との表面部に形成されている
接合面には、低濃度のｎ型不純物が導入されて第３不純
物領域としてのｎ型の低ドープ領域２１が形成されてお
り、エミッタ領域１６の表面部では、この低ドープ領域
２１がベース領域１５に接合している。 徒って、エミ
ッタ電極１８とベース電極１９とに逆方向電圧を印加す
ると、ベース領域１５と低ドープ領域２］との接合面に
ついて発生する空乏層の幅が大きくなり、雪崩降伏は発
生しにくい。しかも、その間に、上記逆方向電圧に対応
してエミッタ領域１６下方のベース領域１５に延びる空
乏層は、該領域１５を通過する電流に対してピンチ抵抗
として作用し、逆方向電圧の増加にもかかわらす略一定
の電流値を維持する定電流域をもたらす。従って、第１
図に示されているピンチ抵抗素子は、定電圧源としてだ
けでなく、定ｉｊ流源と【、７ても使用することができ
る。
第１図は本発明の一実施例を示す平面図、第２図は第１
図のＡ−Ａ’断面図、第３図は印加電圧と電流との関係
を示す特性図、第４図は従来のピンチ抵抗素子を含む半
導体装置を示す平面図である。 １１・・・・・・・半導体基板、 １２・・・・・・・半導体層、 １５・・・・・・・第１不純物領域。 （ベース領域） １６・・・・・・・第２不純物領域、 （エミッタ領域） ２１・・・・・・・第３不純物領域。 （低ドープ領域） 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −ｊ５：１ぼ硅摺噸ス： 第１ 、！：、、＜＋ 第２（り１ 印加電属 （） 第３図 第４図
図のＡ−Ａ’断面図、第３図は印加電圧と電流との関係
を示す特性図、第４図は従来のピンチ抵抗素子を含む半
導体装置を示す平面図である。 １１・・・・・・・半導体基板、 １２・・・・・・・半導体層、 １５・・・・・・・第１不純物領域。 （ベース領域） １６・・・・・・・第２不純物領域、 （エミッタ領域） ２１・・・・・・・第３不純物領域。 （低ドープ領域） 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −ｊ５：１ぼ硅摺噸ス： 第１ 、！：、、＜＋ 第２（り１ 印加電属 （） 第３図 第４図
Claims (1)
- 第１導電型の半導体層の表面部に形成された第２導電型
の第１不純物領域と、該第１不純物領域の表面部に形成
された第１導電型の第２不純物領域とを有し前記第１不
純物領域をピンチ抵抗素子として利用する半導体装置に
おいて、前記第２不純物領域の周辺表面部に低濃度の第
１導電型不純物を導入して第３不純物領域を形成し該第
３不純物領域を第１不純物領域に接合させたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP753486A JPS62165964A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP753486A JPS62165964A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165964A true JPS62165964A (ja) | 1987-07-22 |
Family
ID=11668449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP753486A Pending JPS62165964A (ja) | 1986-01-17 | 1986-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595118A (ja) * | 1991-10-01 | 1993-04-16 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197760A (ja) * | 1982-05-12 | 1983-11-17 | Nec Corp | 半導体装置 |
-
1986
- 1986-01-17 JP JP753486A patent/JPS62165964A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197760A (ja) * | 1982-05-12 | 1983-11-17 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595118A (ja) * | 1991-10-01 | 1993-04-16 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
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