JPS63124567A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63124567A JPS63124567A JP27116786A JP27116786A JPS63124567A JP S63124567 A JPS63124567 A JP S63124567A JP 27116786 A JP27116786 A JP 27116786A JP 27116786 A JP27116786 A JP 27116786A JP S63124567 A JPS63124567 A JP S63124567A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 26
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にプレーナ型の高耐圧の
半導体装置に関する。
半導体装置に関する。
１：従来の技術〕
従来、トランジスタあるいはサイリスタ等のブレーナ型
半導体装置の外周部構造においては、コレクタ層の表面
又は高抵抗ベース層表面に高不純物層からなるいわゆる
チャンネルストッパを設け、逆バイアス印加時の空乏層
領域の広がりを制限するように構成されていた。
半導体装置の外周部構造においては、コレクタ層の表面
又は高抵抗ベース層表面に高不純物層からなるいわゆる
チャンネルストッパを設け、逆バイアス印加時の空乏層
領域の広がりを制限するように構成されていた。
すなわち、第３図に示すＰＮＰＮの４層からなるサイリ
スタにおいては、コレクタ層であるＮ型基板１表面には
Ｎ＋チャンネルストッパ層４が設けられている。尚、第
３図において、３はＰエミッタ層、２はＰベース層、６
はＮエミツタ層である。
スタにおいては、コレクタ層であるＮ型基板１表面には
Ｎ＋チャンネルストッパ層４が設けられている。尚、第
３図において、３はＰエミッタ層、２はＰベース層、６
はＮエミツタ層である。
］発明が解決しようとする問題点〕
＝１１述した従来の半導体装置においては、その外周構
造は逆バイアス電圧印加時に、半導体界面の電界強度が
高いため、接合の降伏が界面近くで起こり、可動イオン
の影響を受けやすく、耐圧安定性が損なわれやすいとい
う欠点がある。
造は逆バイアス電圧印加時に、半導体界面の電界強度が
高いため、接合の降伏が界面近くで起こり、可動イオン
の影響を受けやすく、耐圧安定性が損なわれやすいとい
う欠点がある。
本発明の目的は、上記欠点を除去し、耐圧安定性の向上
した半導体装置を提供することにある。
した半導体装置を提供することにある。
本発明の半導体装置は、−導電型半導体基板上に選択的
に形成された逆導電型の第１の拡散層と、前記第１の拡
散層中に形成された一導電型の第２の拡散層と、前記第
１の拡散層の周囲をとりまいて形成された高濃度の不純
物を含む一導電型の第３の拡散層と、前記第１の拡散層
と第３の拡散層に形成され、かつ前記第３の拡散層表面
に一部重なって形成された一導電型エピタキシャル層と
を含んで構成される。
に形成された逆導電型の第１の拡散層と、前記第１の拡
散層中に形成された一導電型の第２の拡散層と、前記第
１の拡散層の周囲をとりまいて形成された高濃度の不純
物を含む一導電型の第３の拡散層と、前記第１の拡散層
と第３の拡散層に形成され、かつ前記第３の拡散層表面
に一部重なって形成された一導電型エピタキシャル層と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図であり、本発明
をＰＮＰＮの４層からなるサイリスタに適用した場合を
示している。
をＰＮＰＮの４層からなるサイリスタに適用した場合を
示している。
第１図において、不純物濃度Ｉ Ｘ １０１４Ｃ１ｌ−
３のＮ型基板１上には、第１の拡散層として表面濃度１
Ｘ １０１８ｃ■−３，拡散深さ４０μｍのＰベース
層２が形成されており、このＰベース層２の表面には第
２の拡散層として、表面濃度Ｉ Ｘ １０ ”Ｃ１１−
’、拡散深さ４０μｍのＮエミツタ層６が形成されてい
る。そして、このＰベース層２の周囲には、表面濃度Ｉ
Ｘ １０１９ｃｒａ−’、拡散深さ４０μｍの第３の
拡散層としてのＮ＋チャンネルストッパ層４が形成され
ており、更にＰベース層２とＮ＋チャンネルストッパ層
４の間には、Ｎ＋チャンネルストッパ層４の表面に一部
重なったＮエピタキシャル層５，５Ａが形成されている
。尚、３はＰベース層２と同−表面濃度及び拡散深さを
有するＰエミツタ層、７は酸化膜である。
３のＮ型基板１上には、第１の拡散層として表面濃度１
Ｘ １０１８ｃ■−３，拡散深さ４０μｍのＰベース
層２が形成されており、このＰベース層２の表面には第
２の拡散層として、表面濃度Ｉ Ｘ １０ ”Ｃ１１−
’、拡散深さ４０μｍのＮエミツタ層６が形成されてい
る。そして、このＰベース層２の周囲には、表面濃度Ｉ
Ｘ １０１９ｃｒａ−’、拡散深さ４０μｍの第３の
拡散層としてのＮ＋チャンネルストッパ層４が形成され
ており、更にＰベース層２とＮ＋チャンネルストッパ層
４の間には、Ｎ＋チャンネルストッパ層４の表面に一部
重なったＮエピタキシャル層５，５Ａが形成されている
。尚、３はＰベース層２と同−表面濃度及び拡散深さを
有するＰエミツタ層、７は酸化膜である。
このように構成された第１の実施例においては、チャン
ネルストッパ層４の断面形状がくさび形に形成されるた
め、逆バイアス印加時の半導体界面の電界強度分布が変
化し、界面における電界強度が弱まる。
ネルストッパ層４の断面形状がくさび形に形成されるた
め、逆バイアス印加時の半導体界面の電界強度分布が変
化し、界面における電界強度が弱まる。
第５図は逆バイアス印加時の半導体界面の電界強度分布
を示し、Ｂは従来の半導体装置、Ａは本実施例の場合を
示す。ＡではＢに比べ全体的に電界強度分布のレベルが
低下しており、又ビーク値も下がっている。これにより
、接合の降伏はより界面から遠い場所で起こるようにな
り、逆バイアス印加時の可動イオンの影響を受けにくく
なり、耐圧の安定性が改善される。
を示し、Ｂは従来の半導体装置、Ａは本実施例の場合を
示す。ＡではＢに比べ全体的に電界強度分布のレベルが
低下しており、又ビーク値も下がっている。これにより
、接合の降伏はより界面から遠い場所で起こるようにな
り、逆バイアス印加時の可動イオンの影響を受けにくく
なり、耐圧の安定性が改善される。
次に、第１の実施例の製造方法について第４図゛を用い
て説明する。□ まず、第４図（ａ）に示すように、Ｎ型基板１に対して
、マスキングによりボロンを両面から、選択拡散し、基
板の垂直方向に接触させる。
て説明する。□ まず、第４図（ａ）に示すように、Ｎ型基板１に対して
、マスキングによりボロンを両面から、選択拡散し、基
板の垂直方向に接触させる。
次に、第４図（ｂ）に示すように、Ｎ型基板１の下面か
らは全面に、又上面からは選択的に、ボロンを拡散し、
Ｐエミッタ層３及びＰベース層２を形成する。
らは全面に、又上面からは選択的に、ボロンを拡散し、
Ｐエミッタ層３及びＰベース層２を形成する。
次に、第４図（ｃ）に示すように、基板上面に選択的に
リンを拡散し、Ｎ＋チャンネルストッパ層４を形成する
。
リンを拡散し、Ｎ＋チャンネルストッパ層４を形成する
。
次に、第４図（ｄ）に示すように、基板上面のＮ＋チャ
ンネルストッパ層４近傍の一部をエツチングにより除去
する。
ンネルストッパ層４近傍の一部をエツチングにより除去
する。
次に、第４図（ｅ）に示すように、基板上面に、気相成
長法により、Ｎ層エピタキシャル層を全面に成長したの
ち、表面をラッピング等により研磨し平坦にする。
長法により、Ｎ層エピタキシャル層を全面に成長したの
ち、表面をラッピング等により研磨し平坦にする。
次に、第４図（ｆ）に示すように、基板上面に選択的に
リンを拡散し、Ｎ＋エミッタ層６を形成する。以上でＰ
ＮＰＮ構造をもつサイリスタが出来上る。
リンを拡散し、Ｎ＋エミッタ層６を形成する。以上でＰ
ＮＰＮ構造をもつサイリスタが出来上る。
この水菜１の実施例においては、順方向耐圧と出す接合
と、逆方向耐圧を出す接合のＰＮＮ＋接合の双方に対し
て、本発明を適用している。
と、逆方向耐圧を出す接合のＰＮＮ＋接合の双方に対し
て、本発明を適用している。
第２図は本発明の第２の実施例であり、本発明をＮ”
ＮＰＮ構造をもつ三重拡散型のトランジスタのコレクタ
接合に適用した場合を示している。
ＮＰＮ構造をもつ三重拡散型のトランジスタのコレクタ
接合に適用した場合を示している。
すなわち、Ｎ型基板１の表面には、Ｐベース層２及びＮ
エミツタ層６が、そして裏面にはＮ＋低抵抗層１３がそ
れぞれ拡散により形成され、トラクリスタを構成してい
る。そして、Ｐベース層２とＮ＋チャンネルストッパ層
４との間には、Ｎ＋チャンネルストッパ層４の表面に一
部重なったＮエピタキシャル層５が形成されている。
エミツタ層６が、そして裏面にはＮ＋低抵抗層１３がそ
れぞれ拡散により形成され、トラクリスタを構成してい
る。そして、Ｐベース層２とＮ＋チャンネルストッパ層
４との間には、Ｎ＋チャンネルストッパ層４の表面に一
部重なったＮエピタキシャル層５が形成されている。
このように構成された第２の実施例においても、第１の
実施例の場合と同様に耐圧安定性は向上したものとなる
。
実施例の場合と同様に耐圧安定性は向上したものとなる
。
以上説明したように本発明は、素子を形成する拡散層と
チャンネルストッパ層間に、チャンネルストッパ層に一
部重なる、不純物濃度の低いエピタキシャル層を形成す
ることにより、逆バイアス印加時の半導体界面における
電界強度を弱め、半導体装置の耐圧を安定化させる効果
がある。
チャンネルストッパ層間に、チャンネルストッパ層に一
部重なる、不純物濃度の低いエピタキシャル層を形成す
ることにより、逆バイアス印加時の半導体界面における
電界強度を弱め、半導体装置の耐圧を安定化させる効果
がある。
第１図及び第２図は本発明の第１及び第２の実施例の断
面図、第３図は従来の半導体装置の断面図、第４図（ａ
）〜（ｆ）は第１の実施例の製造方法を説明する為の工
程順に示した半導体チップの断面図、第５図は半導体界
面の電界強度分布図である。 １・・・Ｎ型基板、２・・・Ｐベース層、３・・・Ｐエ
ミッタ層、４・・・Ｎ＋チャンネルス１−ツバ層、５，
５Ａ・・・Ｎエピタキシャル層、６・・・Ｎエミ・ツタ
層、７・・・酸化膜、１３・・・Ｎ＋低抵抗層。
面図、第３図は従来の半導体装置の断面図、第４図（ａ
）〜（ｆ）は第１の実施例の製造方法を説明する為の工
程順に示した半導体チップの断面図、第５図は半導体界
面の電界強度分布図である。 １・・・Ｎ型基板、２・・・Ｐベース層、３・・・Ｐエ
ミッタ層、４・・・Ｎ＋チャンネルス１−ツバ層、５，
５Ａ・・・Ｎエピタキシャル層、６・・・Ｎエミ・ツタ
層、７・・・酸化膜、１３・・・Ｎ＋低抵抗層。
Claims (1)
- 一導電型半導体基板上に選択的に形成された逆導電型の
第１の拡散層と、前記第１の拡散層中に形成された一導
電型の第２の拡散層と、前記第１の拡散層の周囲をとり
まいて形成された高濃度の不純物を含む一導電型の第３
の拡散層と、前記第１の拡散層と第３の拡散層間に形成
され、かつ前記第３の拡散層表面に一部重なって形成さ
れた一導電型エピタキシャル層とを含むことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27116786A JPS63124567A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27116786A JPS63124567A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124567A true JPS63124567A (ja) | 1988-05-28 |
Family
ID=17496272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27116786A Pending JPS63124567A (ja) | 1986-11-14 | 1986-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194534A (ja) * | 1989-01-23 | 1990-08-01 | Rohm Co Ltd | 半導体装置 |
-
1986
- 1986-11-14 JP JP27116786A patent/JPS63124567A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194534A (ja) * | 1989-01-23 | 1990-08-01 | Rohm Co Ltd | 半導体装置 |
| JPH0812864B2 (ja) * | 1989-01-23 | 1996-02-07 | ローム株式会社 | 半導体装置 |
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