JPH02194534A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02194534A JPH02194534A JP1378789A JP1378789A JPH02194534A JP H02194534 A JPH02194534 A JP H02194534A JP 1378789 A JP1378789 A JP 1378789A JP 1378789 A JP1378789 A JP 1378789A JP H02194534 A JPH02194534 A JP H02194534A
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- Granted
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- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高耐圧バイポーラＩＣ等の半導体装置にあっ
て、表面反転防止のため必要となるチャネルストッパの
改良に関する。
て、表面反転防止のため必要となるチャネルストッパの
改良に関する。
〈従来の技術〉
従来の高耐圧バイポーラＩＣにあっては、第２図に示す
ように、分離島として形成されたｎ型のコレクタＮ１０
１にｐ型のベース領域１０３を、さらにこのベース領域
１０３にｎ型のエミッタ領域１０５を形成していた。そ
して、該コレクタ層１０１の不純物濃度よりも高い不純
物濃度のチャネルストッパＮ１０７をコレクタ層１０１
の表面の一部に形成していた。これは、コレクタ層１０
１が酸化シリコンを挟んでアルミニウム配線等によって
覆われた場合、該コレクタ層１０１の表面がすべて反転
してチャネルを形成し、リーク電流が発生することを防
止するためである。
ように、分離島として形成されたｎ型のコレクタＮ１０
１にｐ型のベース領域１０３を、さらにこのベース領域
１０３にｎ型のエミッタ領域１０５を形成していた。そ
して、該コレクタ層１０１の不純物濃度よりも高い不純
物濃度のチャネルストッパＮ１０７をコレクタ層１０１
の表面の一部に形成していた。これは、コレクタ層１０
１が酸化シリコンを挟んでアルミニウム配線等によって
覆われた場合、該コレクタ層１０１の表面がすべて反転
してチャネルを形成し、リーク電流が発生することを防
止するためである。
ここに、エピタキシャルによって形成したコレクタ層１
０１の不純物濃度は１０１５ｃ ｍ、−３であり、チャ
ネルストッパＮ１０７の不純物濃度はエミッタＮ１０５
と同じ＜ １０２”ｃｒｎ−３程度である。
０１の不純物濃度は１０１５ｃ ｍ、−３であり、チャ
ネルストッパＮ１０７の不純物濃度はエミッタＮ１０５
と同じ＜ １０２”ｃｒｎ−３程度である。
これは、エミッタ層１０５と同じ導電型のチャネルスト
ッパＮ１０７は同一マスクによるプレデポジションによ
フて形成するからである。
ッパＮ１０７は同一マスクによるプレデポジションによ
フて形成するからである。
〈発明が解決しようとする課題〉
しかしながら、このような従来の高耐圧パイボ−ラＩＣ
にあっては、チャネルストッパ層が高濃度すぎるため、
耐圧劣化防止の必要から、両側のｐ型アイソレーション
領域に対しての間隔を保持しなければならなかった。こ
のため、マスクアライメント工程にあっても所要の間隔
を必要とし、全体としてセルサイズが大きくなフていた
という問題点を有していた。
にあっては、チャネルストッパ層が高濃度すぎるため、
耐圧劣化防止の必要から、両側のｐ型アイソレーション
領域に対しての間隔を保持しなければならなかった。こ
のため、マスクアライメント工程にあっても所要の間隔
を必要とし、全体としてセルサイズが大きくなフていた
という問題点を有していた。
そこで、本発明は、セルサイズを小さくし、ひいてはチ
ップサイズをも縮小化することを目的としている。
ップサイズをも縮小化することを目的としている。
〈課題を解決するための手段〉
本発明に係る半導体装置にあっては、コレクタ層の表面
にチャネルストッパ層を有する半導体装置において、該
チャネルストッパ層の不純物濃度を、コレクタ層のそれ
よりも高く、かつ、エミッタ層のそれよりも低くした構
成である。
にチャネルストッパ層を有する半導体装置において、該
チャネルストッパ層の不純物濃度を、コレクタ層のそれ
よりも高く、かつ、エミッタ層のそれよりも低くした構
成である。
く作用〉
本発明に係る半導体装置にあっては、チャネルストッパ
層の不純物濃度を、エミッタ層の濃度に比較して下げた
ため、該チャネルストッパ層が分離層にたとえ接しても
コレクタ層の表面反転は防止され耐圧を保つことができ
る。したがりて、マスクのアライメント精度を考慮しな
くてもよく、全体としてセルサイズを縮小することが出
来る。
層の不純物濃度を、エミッタ層の濃度に比較して下げた
ため、該チャネルストッパ層が分離層にたとえ接しても
コレクタ層の表面反転は防止され耐圧を保つことができ
る。したがりて、マスクのアライメント精度を考慮しな
くてもよく、全体としてセルサイズを縮小することが出
来る。
〈実施例〉
以下、本発明の第１実施例を図面に基づいて説明する。
第１図は本発明を高耐圧ｎｐｎバイポーラトランジスタ
において適用した例である。
において適用した例である。
第１図において、１１はｐ型基板であって、１３は低濃
度のｎ型のコしフタ層である。このコレクタ層１３は埋
め込みＮ１５を介してエピタキシャル成長によって形成
され、ｐ型のアイソレーション層１７．１９によって分
離されている。
度のｎ型のコしフタ層である。このコレクタ層１３は埋
め込みＮ１５を介してエピタキシャル成長によって形成
され、ｐ型のアイソレーション層１７．１９によって分
離されている。
２１はコレクタＮ１３に拡散されたｐ型のベース領域で
あって、その一部にはエミッタＮ２３が拡散、形成され
ている。
あって、その一部にはエミッタＮ２３が拡散、形成され
ている。
ここで、上記コレクタ層１３０表面の一部には該コレク
タ層１３の不純物濃度よりは高濃度のｎ型の不純物を含
むチャネルストッパ、ｌ９２５． ２７が形成されてい
る。このチャネルストッパ層２５゜２７は上記ｐ型アイ
ソレーションＪ’ｉ１７，１９にそれぞれ接して形成さ
れている。
タ層１３の不純物濃度よりは高濃度のｎ型の不純物を含
むチャネルストッパ、ｌ９２５． ２７が形成されてい
る。このチャネルストッパ層２５゜２７は上記ｐ型アイ
ソレーションＪ’ｉ１７，１９にそれぞれ接して形成さ
れている。
ここに、チャネルストッパＮ２５，２７の不純物濃度は
、例えばコレクタＮ１３のそれが１０１５ｃ ｍ−”で
あって、エミッタ層２３のそれが１０２８ｃｍ−３であ
るのに対して、１０１７ｃ ｍ−３程度である。これは
、チャネルストッパ！２５．２７がアイソレーション４
１７．１９と接しても耐圧が仕様電圧を満足するように
設定しである。このとき、フィールド反転電圧も仕様電
圧を満足するように最適化する。
、例えばコレクタＮ１３のそれが１０１５ｃ ｍ−”で
あって、エミッタ層２３のそれが１０２８ｃｍ−３であ
るのに対して、１０１７ｃ ｍ−３程度である。これは
、チャネルストッパ！２５．２７がアイソレーション４
１７．１９と接しても耐圧が仕様電圧を満足するように
設定しである。このとき、フィールド反転電圧も仕様電
圧を満足するように最適化する。
以上の構成に係るバイポーラＩＣにあっては、チャネル
ストッパ４２５．２７はイオン注入法によって行いその
不純物濃度を適宜制御するものである。そして、エミッ
タＮ２３の拡散とは別の工程で行うものである。
ストッパ４２５．２７はイオン注入法によって行いその
不純物濃度を適宜制御するものである。そして、エミッ
タＮ２３の拡散とは別の工程で行うものである。
く効果〉
以上説明してきたように、本発明によれば、チャネルス
トッパ層をアイソレーション層に接近し、あるいは密着
することができ、マスク誤差を考慮することは不必要と
なる。そして、セルサイズ、チップサイズを縮小化する
ことができる。例えばチャネルストッパをアイソレーシ
ョンに接触させた場合には、従来に比較してセルサイズ
で４０％程度縮小することができるものである。
トッパ層をアイソレーション層に接近し、あるいは密着
することができ、マスク誤差を考慮することは不必要と
なる。そして、セルサイズ、チップサイズを縮小化する
ことができる。例えばチャネルストッパをアイソレーシ
ョンに接触させた場合には、従来に比較してセルサイズ
で４０％程度縮小することができるものである。
第１図は本発明の第１実施例に係るバイポーラＩＣの断
面図、第２図は従来のバイポーラＩＣの断面図である。 １３・・・・・・・・・・コレクタ層、２３・・・・・
・・・・・エミッタ層、２５．２７・・・・・・・チャ
ネルストッパ層。 特許出願人 ローム株式会社 代理人 弁理士 安倍 逸部 第１ 図 第ｐ図
面図、第２図は従来のバイポーラＩＣの断面図である。 １３・・・・・・・・・・コレクタ層、２３・・・・・
・・・・・エミッタ層、２５．２７・・・・・・・チャ
ネルストッパ層。 特許出願人 ローム株式会社 代理人 弁理士 安倍 逸部 第１ 図 第ｐ図
Claims (1)
- （１）コレクタ層の表面にチャネルストッパ層を有する
半導体装置において、該チャネルストッパ層の不純物濃
度を、コレクタ層のそれよりも高く、かつ、エミッタ層
のそれよりも低くしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013787A JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013787A JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194534A true JPH02194534A (ja) | 1990-08-01 |
| JPH0812864B2 JPH0812864B2 (ja) | 1996-02-07 |
Family
ID=11842961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013787A Expired - Fee Related JPH0812864B2 (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005033020A (ja) * | 2003-07-04 | 2005-02-03 | Sanken Electric Co Ltd | 半導体素子 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010039712A1 (de) | 2010-08-24 | 2012-03-01 | Bayer Materialscience Aktiengesellschaft | Schlagzähmodifizierte Polyester/Polycarbonat-Zusammensetzungen mit verbesserter Reißdehnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145580A (en) * | 1977-05-25 | 1978-12-18 | Mitsubishi Electric Corp | Pnp transistor |
| JPS63124567A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体装置 |
-
1989
- 1989-01-23 JP JP1013787A patent/JPH0812864B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145580A (en) * | 1977-05-25 | 1978-12-18 | Mitsubishi Electric Corp | Pnp transistor |
| JPS63124567A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 半導体装置 |
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|---|---|---|---|---|
| JP2005033020A (ja) * | 2003-07-04 | 2005-02-03 | Sanken Electric Co Ltd | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812864B2 (ja) | 1996-02-07 |
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Legal Events
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