JPS60144972A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60144972A JPS60144972A JP59000335A JP33584A JPS60144972A JP S60144972 A JPS60144972 A JP S60144972A JP 59000335 A JP59000335 A JP 59000335A JP 33584 A JP33584 A JP 33584A JP S60144972 A JPS60144972 A JP S60144972A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置に関し、特に縦型絶縁グー１〜電
界効果トランジスタ（以下には縦型ＭＯ８ＦＥＴと略記
する）とそのゲート保護用ダイオードどからなる半導体
装置に関するものである。
界効果トランジスタ（以下には縦型ＭＯ８ＦＥＴと略記
する）とそのゲート保護用ダイオードどからなる半導体
装置に関するものである。
［発明の技術的背景］
ＭＯＳ ＦＥＴにおいてはゲート絶縁膜に大きな電荷蓄
積が起り、その結果、ゲート絶縁膜が静電破壊しやすく
なるという問題点がある。 そのため、一般にＭＯＳ
ＦＥＴにはそのゲート・ソース間にゲート保護用ダイオ
ードが接続されている。
積が起り、その結果、ゲート絶縁膜が静電破壊しやすく
なるという問題点がある。 そのため、一般にＭＯＳ
ＦＥＴにはそのゲート・ソース間にゲート保護用ダイオ
ードが接続されている。
ＭＯＳ ＦＥＴとそのソース・ゲート間に接続されたゲ
ート保護用ダイオードとからなる半導体装置には、該ゲ
ート保護用ダイオ−に゛の設置方式によって以下に示す
ような二種の構造のものがある。
ート保護用ダイオードとからなる半導体装置には、該ゲ
ート保護用ダイオ−に゛の設置方式によって以下に示す
ような二種の構造のものがある。
第１図は縦型ＭＯ８ＦＥＴ１とゲート保護用の双方向ダ
イオード２とを、共通の半導体基板３にモノリシック形
成したものであり、ＭＯＳＦＥＴ、ｌはアルミゲート模
造となっている。
イオード２とを、共通の半導体基板３にモノリシック形
成したものであり、ＭＯＳＦＥＴ、ｌはアルミゲート模
造となっている。
また、第２図のように縦型ＭＯ８ＦＥＴＩＡのゲート保
護用の双方向ダイオード２Ａを半導体基板３上の絶縁膜
４中に形成することが考えられる。 この場合のＭＯＳ
ＦＥＴＩＡはシリコンゲート構造で双方向ダイオード
２Ａは多結晶シリコン製である。
護用の双方向ダイオード２Ａを半導体基板３上の絶縁膜
４中に形成することが考えられる。 この場合のＭＯＳ
ＦＥＴＩＡはシリコンゲート構造で双方向ダイオード
２Ａは多結晶シリコン製である。
なお、第１図及び第２図において、４は半導体基板３上
に形成された絶縁膜、５は、半導体基板３の裏側、に形
成されたドレイン電極、６は半導体基板３に形成された
Ｎ型高濃度層からなるドレイン領域、７は半導体基板の
Ｎ型エピタキシャル層、８はＰ型層からなるチャンネル
ベース領域、９はＮ型高濃度層からなるソース領域、１
０はゲート酸化膜、１１は多結晶シリコンからなるゲー
ト電極、１２はＡ１からなるゲート電極兼ゲート配線１
３はＡ１からなるゲート配線、１４はＡＩからなるソー
ス電極兼ソース配線、１５は双方向ダイオード２Ａの多
結晶シリコン製のソース領域、１６は双方向ダイオード
２Ａのチャンネルベース領域である。
に形成された絶縁膜、５は、半導体基板３の裏側、に形
成されたドレイン電極、６は半導体基板３に形成された
Ｎ型高濃度層からなるドレイン領域、７は半導体基板の
Ｎ型エピタキシャル層、８はＰ型層からなるチャンネル
ベース領域、９はＮ型高濃度層からなるソース領域、１
０はゲート酸化膜、１１は多結晶シリコンからなるゲー
ト電極、１２はＡ１からなるゲート電極兼ゲート配線１
３はＡ１からなるゲート配線、１４はＡＩからなるソー
ス電極兼ソース配線、１５は双方向ダイオード２Ａの多
結晶シリコン製のソース領域、１６は双方向ダイオード
２Ａのチャンネルベース領域である。
［背景技術の問題点］
第１図に示した構造の半導体装置では、双方向ダイオー
ド２をＭＯＳ ＦＥＴ１と共通の基板内に二重拡散して
形成するが、このような構造におい“Ｃは、チップ面積
が箸しく大ぎくなり、従ってコストが高くなるという問
題点がある上、双方向ダイオード２によって生ずる寄生
効果のため、ＭＯＳ ＦＥＴ１の特性に悪影響を及ぼす
という問題点があった。
ド２をＭＯＳ ＦＥＴ１と共通の基板内に二重拡散して
形成するが、このような構造におい“Ｃは、チップ面積
が箸しく大ぎくなり、従ってコストが高くなるという問
題点がある上、双方向ダイオード２によって生ずる寄生
効果のため、ＭＯＳ ＦＥＴ１の特性に悪影響を及ぼす
という問題点があった。
一方、第２図のように考えられる構造の半導体装置では
、双方向ダイオード２Ａが絶縁膜中に形成されているた
め寄生効果による悪影響が生じないばかりでなく、チッ
プ面積も著しく増大することはないが、第１図に示した
半導体装置に比べてダイ、オード２Ａの漏れ電流が大き
く、かつサージ耐量が弱いという問題点がある。 縦型
ＭＯ８ＦＥＴにとって双方向ダイオードの漏れ電流が大
であることは、単にそれだけにとどまらず、ＭＯＳ Ｆ
ＥＴのゲート入力抵抗が小となって低入力インピーダン
スという素子特性の低下につながることに加えて、実回
路において入力バイアス回路が複雑となるという問題点
がある。
、双方向ダイオード２Ａが絶縁膜中に形成されているた
め寄生効果による悪影響が生じないばかりでなく、チッ
プ面積も著しく増大することはないが、第１図に示した
半導体装置に比べてダイ、オード２Ａの漏れ電流が大き
く、かつサージ耐量が弱いという問題点がある。 縦型
ＭＯ８ＦＥＴにとって双方向ダイオードの漏れ電流が大
であることは、単にそれだけにとどまらず、ＭＯＳ Ｆ
ＥＴのゲート入力抵抗が小となって低入力インピーダン
スという素子特性の低下につながることに加えて、実回
路において入力バイアス回路が複雑となるという問題点
がある。
［発明の目的］
この発明の目的は、前記従来装置における問題点を解決
し、改良された縦型ＭＯ８ＦＥＴ半導体装置を提供する
ことである。
し、改良された縦型ＭＯ８ＦＥＴ半導体装置を提供する
ことである。
［発明の概要］
本発明者は、単結晶シリコンで形成したダイオードが多
結晶シリコンで形成したダイオードにくらべて漏れ電流
が少ないばかりでなく、サージ耐量も強いことに着目し
、多結晶シリコンで構成された双方向ダイオードを絶縁
膜中に形成することにより従来装置の長所のみを備えた
新規な半導体装置を得ることができた。 従って本発明
による半導体装置は、半導体基板表面の絶縁膜中に形成
された多結晶シリコン製の双方向ダイオードを該ＭＯ８
ＦＥＴのゲート・ソース間に接続したことを特徴とする
ものである。
結晶シリコンで形成したダイオードにくらべて漏れ電流
が少ないばかりでなく、サージ耐量も強いことに着目し
、多結晶シリコンで構成された双方向ダイオードを絶縁
膜中に形成することにより従来装置の長所のみを備えた
新規な半導体装置を得ることができた。 従って本発明
による半導体装置は、半導体基板表面の絶縁膜中に形成
された多結晶シリコン製の双方向ダイオードを該ＭＯ８
ＦＥＴのゲート・ソース間に接続したことを特徴とする
ものである。
また、本発明の半導体装置を製造するための方法は、Ｍ
ＯＳ ＦＥＴの絶縁膜上に多結晶シリコンのブロックを
形成する工程と、該ブロックを単結晶化する工程と、単
結晶化し７Ｃ該ブロツクに選択的に不純物導入を行って
単結晶製の双方向ダイオードを形成する工程とを含んで
いる。
ＯＳ ＦＥＴの絶縁膜上に多結晶シリコンのブロックを
形成する工程と、該ブロックを単結晶化する工程と、単
結晶化し７Ｃ該ブロツクに選択的に不純物導入を行って
単結晶製の双方向ダイオードを形成する工程とを含んで
いる。
さらに、単結晶製双方向ダイオードの基板上の形成個所
を、ゲートポンディングパッドの近（に設置することが
ゲート保護のうえで特に好ましいものである。 そして
ポンディングパッドのような素子動作領域外の絶縁膜中
に設置することによリチップ面積を増大させることがな
い。
を、ゲートポンディングパッドの近（に設置することが
ゲート保護のうえで特に好ましいものである。 そして
ポンディングパッドのような素子動作領域外の絶縁膜中
に設置することによリチップ面積を増大させることがな
い。
［発明の実施例］
第３図及び第４図は本発明による半導体装置の一実施例
のそれぞれ平面図及び断面図であり、両図において第１
図及び第２図と同一の符号で表示さルでいる部分は第１
図及び第２図と同じ部分を示す。 第３，４図に示す本
発明の半導体装置では、縦型ＭＯ８ＦＥ”ｒｌＢがシリ
コンゲート型であり、そのゲート電極１７は多結晶シリ
コンで構成されている。 また、ゲート保護用の双方向
ダイオード２Ｂは絶縁膜４中に形成され、該ダイオード
２Ｂは単結晶シリコンからなるソース領域１８とチャン
ネルベース領域１９とで構成されている。
のそれぞれ平面図及び断面図であり、両図において第１
図及び第２図と同一の符号で表示さルでいる部分は第１
図及び第２図と同じ部分を示す。 第３，４図に示す本
発明の半導体装置では、縦型ＭＯ８ＦＥ”ｒｌＢがシリ
コンゲート型であり、そのゲート電極１７は多結晶シリ
コンで構成されている。 また、ゲート保護用の双方向
ダイオード２Ｂは絶縁膜４中に形成され、該ダイオード
２Ｂは単結晶シリコンからなるソース領域１８とチャン
ネルベース領域１９とで構成されている。
従って、本発明の半導体装置では双方向ダイオード２Ｂ
による寄生効果を生じる恐れがなく、また、チップ面積
も前記第１図の従来半導体装置よりも小さくなり、さら
に第２図の従来装置におけるダイオードよりも漏れ電流
が少ないことに伴う縦型ＭＯ８ＦＥＴにおける数々の利
点が生ずるとともに、サージ耐量が大きいという優れた
性能が得られる。
による寄生効果を生じる恐れがなく、また、チップ面積
も前記第１図の従来半導体装置よりも小さくなり、さら
に第２図の従来装置におけるダイオードよりも漏れ電流
が少ないことに伴う縦型ＭＯ８ＦＥＴにおける数々の利
点が生ずるとともに、サージ耐量が大きいという優れた
性能が得られる。
また、ダイオードのゲート保護の目的を十分達成させる
こととチップ面積を有効に利用することのだ−めに、双
方向ダイオードはポンディングパッド１３の外周部分に
設けた。
こととチップ面積を有効に利用することのだ−めに、双
方向ダイオードはポンディングパッド１３の外周部分に
設けた。
なお、第３，４図において、２０はポンディングパッド
１３下のＰ型高濃度のフィールド拡散領域であり、２１
はベースコンタクトのためのＰ型高濃度領域である。
１３下のＰ型高濃度のフィールド拡散領域であり、２１
はベースコンタクトのためのＰ型高濃度領域である。
第５図ないし第７図は第３図は、第３，４図の本発明装
置を製造する方法のうち、主要な工程を示したものであ
る。
置を製造する方法のうち、主要な工程を示したものであ
る。
まず、第５図に示すように、Ｐ型高濃度領域２０．２１
を拡散させた基板３に、フィールド酸化ＤＩ；ｉ ４及
びゲート酸化膜１０を形成する。
を拡散させた基板３に、フィールド酸化ＤＩ；ｉ ４及
びゲート酸化膜１０を形成する。
次に、第６図に示すように、酸化膜４，１０の上に破線
で示す多結晶シリコン族６１を被覆し、選択的エツチン
グをしてゲート電極のブロック２２及び双方向ダイオー
ドのブロック２３を残す。
で示す多結晶シリコン族６１を被覆し、選択的エツチン
グをしてゲート電極のブロック２２及び双方向ダイオー
ドのブロック２３を残す。
さらに、双方向ダイオードのブロック２３にはアルゴン
レーザーを照射することにより、該ブロック２３をアニ
ールして多結晶シリコンから単結晶シリコンに変換する
。
レーザーを照射することにより、該ブロック２３をアニ
ールして多結晶シリコンから単結晶シリコンに変換する
。
続いて、第７図に示ずように、該ブロック２２゜２３、
にレジストパターン等を形成した後、選択的にボロンＢ
をイオン注入ＩＢ及びスランプをしてＰ型チャネルベー
ス領域８及び１９を形成し、続いて該ブロック２３にレ
ジストパターン等を形成した後、選択的にりんＰをイオ
ン注入Ｉｐ及びスランプをしてソース領域９及び１８を
形成する。
にレジストパターン等を形成した後、選択的にボロンＢ
をイオン注入ＩＢ及びスランプをしてＰ型チャネルベー
ス領域８及び１９を形成し、続いて該ブロック２３にレ
ジストパターン等を形成した後、選択的にりんＰをイオ
ン注入Ｉｐ及びスランプをしてソース領域９及び１８を
形成する。
その後さらに酸化膜４を堆積して該ブロック２２．２３
を酸化膜４中に埋め込み、ＭＯＳＦＥＴのソース領域９
及び双方向ダイオードのソース領域１８上の開口をしＡ
Ｉからなるゲート配線１３やソース配線１４を形成して
第４図に示す構造が完成される。
を酸化膜４中に埋め込み、ＭＯＳＦＥＴのソース領域９
及び双方向ダイオードのソース領域１８上の開口をしＡ
Ｉからなるゲート配線１３やソース配線１４を形成して
第４図に示す構造が完成される。
［発明の効果］
以上に説明したように、この発明によれば、第２図に示
す従来装置よりも漏れ電流が少なくかつサージ耐量の大
きな双方向ダイオードを備えた半導体装置が提供される
とともに、第１図の従来装置よりもチップ面積が小さく
てすみ、かつ素子特性のよい半導体装置が提供される。
す従来装置よりも漏れ電流が少なくかつサージ耐量の大
きな双方向ダイオードを備えた半導体装置が提供される
とともに、第１図の従来装置よりもチップ面積が小さく
てすみ、かつ素子特性のよい半導体装置が提供される。
また、本発明の半導体装置は、前記のごとき製造方法に
よってゲート電極とともに多結晶シリコンを堆積し続い
てイオン注入することによって双方向ダイオードが容易
に形成でき、それゆえ、該半導体装置の製造歩留りを改
善することができる。
よってゲート電極とともに多結晶シリコンを堆積し続い
てイオン注入することによって双方向ダイオードが容易
に形成でき、それゆえ、該半導体装置の製造歩留りを改
善することができる。
なお、前記実施例ではＮチャンネルのシリコンゲート縦
型ＭＯ８ＦｊＴについての例を示したが、本発明が他の
構造の縦型ＭＯ３ＦＥＴについても適用できることは当
然である。
型ＭＯ８ＦｊＴについての例を示したが、本発明が他の
構造の縦型ＭＯ３ＦＥＴについても適用できることは当
然である。
第１図及び第２図は従来の半導体装−の断面図、第３図
は本発明による半導体装置の一実施例を示す平面図、第
４図は第３図のＩＶ −ＩＶ線に沿う主要部断面図、第
５〜７図は第３１．４図の本発明半導体装置を製造する
方法の主要工程を示す断面図である。 １、 １Ａ、ＩＢ・・・ＭＯＳ ＦＥＴ、 ２．２Ａ。 ２Ｂ・・・双方向ダイオード、 ３・・・半導体基板、
４・・・絶縁膜、 ５・・・ドレイン電極、 ８・・・
チャンネルベース領域、 ９・・・ソース領域、 １０
・・・ゲート絶縁膜、 １１．１７・・・ゲート電極、
１２・・・ゲ・−上電極兼配線、 １３・・・ゲート
配線、１４・・・ソース電極兼配線、 １５．１５・・
・ソース領域、 １６．．１９・・・チャンネルベース
領域。 特許出願人 ・東京芝浦電気株式会社
は本発明による半導体装置の一実施例を示す平面図、第
４図は第３図のＩＶ −ＩＶ線に沿う主要部断面図、第
５〜７図は第３１．４図の本発明半導体装置を製造する
方法の主要工程を示す断面図である。 １、 １Ａ、ＩＢ・・・ＭＯＳ ＦＥＴ、 ２．２Ａ。 ２Ｂ・・・双方向ダイオード、 ３・・・半導体基板、
４・・・絶縁膜、 ５・・・ドレイン電極、 ８・・・
チャンネルベース領域、 ９・・・ソース領域、 １０
・・・ゲート絶縁膜、 １１．１７・・・ゲート電極、
１２・・・ゲ・−上電極兼配線、 １３・・・ゲート
配線、１４・・・ソース電極兼配線、 １５．１５・・
・ソース領域、 １６．．１９・・・チャンネルベース
領域。 特許出願人 ・東京芝浦電気株式会社
Claims (1)
- １ 縦型絶縁ゲート電界効果トランジスタと、該電界効
果トランジスタのゲート・ソース間に接続されるととも
に半導体基板表面の絶縁膜中に設けられたシリコン単結
晶製の双方向ダイオードとからなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000335A JPS60144972A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59000335A JPS60144972A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144972A true JPS60144972A (ja) | 1985-07-31 |
Family
ID=11471016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000335A Pending JPS60144972A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0281032A2 (en) * | 1987-02-27 | 1988-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device comprising a field effect transistor |
| EP0385450A2 (en) * | 1989-02-28 | 1990-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device with MIS capacitor |
| EP1041634A1 (en) * | 1997-12-31 | 2000-10-04 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345987A (en) * | 1976-10-06 | 1978-04-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit element |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1984
- 1984-01-06 JP JP59000335A patent/JPS60144972A/ja active Pending
Patent Citations (2)
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