JPS63114175A - 半導体装置の最小表面積内に形成したコンタクト - Google Patents
半導体装置の最小表面積内に形成したコンタクトInfo
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- JPS63114175A JPS63114175A JP19649787A JP19649787A JPS63114175A JP S63114175 A JPS63114175 A JP S63114175A JP 19649787 A JP19649787 A JP 19649787A JP 19649787 A JP19649787 A JP 19649787A JP S63114175 A JPS63114175 A JP S63114175A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技権公豆
本発明は半導体装置に関するものであって、更に詳細に
は、基板表面上の最小区域を使用して、半導体基板の１
つ又は幾つかの隣接する領域へ導電性リードを接続させ
る為の垂直コンタクトを形成する技術に関するものであ
る。
は、基板表面上の最小区域を使用して、半導体基板の１
つ又は幾つかの隣接する領域へ導電性リードを接続させ
る為の垂直コンタクトを形成する技術に関するものであ
る。
従来技術
集積回路（ｒｃ）及びその他の半導体装Ｉの寸法は、一
般的に、最小とされて、電流経路長さ、容量、信号伝播
遅延、及び電力散逸を減少させて、性能を改良し、且つ
装置の寸法が全体的に小型化されるので製造コストが低
下される導電性メタリゼーション層と基板領域との間に
多数のコンタクトを持ったＩＣ装置において、コンタク
ト区域は装置寸法のかなりの部分を占めることがある。
般的に、最小とされて、電流経路長さ、容量、信号伝播
遅延、及び電力散逸を減少させて、性能を改良し、且つ
装置の寸法が全体的に小型化されるので製造コストが低
下される導電性メタリゼーション層と基板領域との間に
多数のコンタクトを持ったＩＣ装置において、コンタク
ト区域は装置寸法のかなりの部分を占めることがある。
所要のコンタクト区域は、装置の２つ又はそれ以上の隣
接する領域へ共通であり且つこれらの間の接合を短絡さ
せる導体コンタクトを必要とする垂直二重拡散金属酸化
物半導体（ＤＭＯ８）トランジスタの如き装置において
、特に著しい。
接する領域へ共通であり且つこれらの間の接合を短絡さ
せる導体コンタクトを必要とする垂直二重拡散金属酸化
物半導体（ＤＭＯ８）トランジスタの如き装置において
、特に著しい。
第１図を参照すると、従来のＮチャンネル垂直ＤＭＯＳ
パワートランジスタセル１がＮ導電型単結晶シリコン基
板ドレイン２、基板２の初期的上部表面５下側のＰ導電
型チャンネルボディ拡散３、及びＰ型ボディ拡散３内側
のより小さなＮ導電型ソース拡散４を有している。チャ
ンネルボディ３上方で基板表面５の上に、ゲート酸化絶
縁体がゲート電極６を支持しており、それを介して印加
される制御信号が電界を確立して、ボディ領域３内に導
電性チャンネル７を形成して、ソース拡散４から基板ド
レイン２へ電子を導通させる。
パワートランジスタセル１がＮ導電型単結晶シリコン基
板ドレイン２、基板２の初期的上部表面５下側のＰ導電
型チャンネルボディ拡散３、及びＰ型ボディ拡散３内側
のより小さなＮ導電型ソース拡散４を有している。チャ
ンネルボディ３上方で基板表面５の上に、ゲート酸化絶
縁体がゲート電極６を支持しており、それを介して印加
される制御信号が電界を確立して、ボディ領域３内に導
電性チャンネル７を形成して、ソース拡散４から基板ド
レイン２へ電子を導通させる。
パワースイッチングＤＭＯＳトランジスタ装置は、典型
的に、共通基板２上に並置して位置さ九ており且つ全体
として大きな電流を導通させる為に並列接続されている
多くのこの様なりＭＯＳセル１を有している。チャンネ
ル７上方のゲート電極６は、ドレイン２の上部表面５を
横断して且つ不図示の隣のＤＭＯＳセル内の別のチャン
ネル７上方を延在している。各ボディ領域３は、隣接す
るセル１に対して、夫々ソース領域４Ｌ及び４Ｒを包含
する横方向反対側の左側及び右側端部を持っている・ソ
ース４は共通接続されており、且つゲート６は共通接続
されている。然し乍ら、Ｎ型領域２、Ｐ型領域３、及び
Ｎ型領域４は、共に、寄生ＮＰＮバイポーラトランジス
タを形成し、該トランジスタは、ソース４とボディ３と
の間のＰＮ接合が、Ｐ−ボディ領域３によって回収され
且つボディコンタクト９迄到達するボディ領域３内にお
いてソース領域４下側を横方向に流れるリーク、アバラ
ンシェ、又は光電的又は粒子によって発生される電流に
より順方向にバイアスされる場合に、ターンオンする。
的に、共通基板２上に並置して位置さ九ており且つ全体
として大きな電流を導通させる為に並列接続されている
多くのこの様なりＭＯＳセル１を有している。チャンネ
ル７上方のゲート電極６は、ドレイン２の上部表面５を
横断して且つ不図示の隣のＤＭＯＳセル内の別のチャン
ネル７上方を延在している。各ボディ領域３は、隣接す
るセル１に対して、夫々ソース領域４Ｌ及び４Ｒを包含
する横方向反対側の左側及び右側端部を持っている・ソ
ース４は共通接続されており、且つゲート６は共通接続
されている。然し乍ら、Ｎ型領域２、Ｐ型領域３、及び
Ｎ型領域４は、共に、寄生ＮＰＮバイポーラトランジス
タを形成し、該トランジスタは、ソース４とボディ３と
の間のＰＮ接合が、Ｐ−ボディ領域３によって回収され
且つボディコンタクト９迄到達するボディ領域３内にお
いてソース領域４下側を横方向に流れるリーク、アバラ
ンシェ、又は光電的又は粒子によって発生される電流に
より順方向にバイアスされる場合に、ターンオンする。
順方向バイアスを防止する為に、この接合はチャンネル
から離隔する表面５上の共通コンタクト９によって短絡
されている。
から離隔する表面５上の共通コンタクト９によって短絡
されている。
コンタクト９の短絡はチャンネル７の近傍とすることは
出来ない。何故ならば、それは該チャンネル内の反転用
電荷と干渉するからである。ソース領域４間のボディ３
の中央部分８は、典型的に。
出来ない。何故ならば、それは該チャンネル内の反転用
電荷と干渉するからである。ソース領域４間のボディ３
の中央部分８は、典型的に。
−層深くされており且つ一層導電性とされていて、ソー
ス４とボディ３との間の接合からの電流を逸らさせてい
る。従って、第１図に示した如き典型的な断面寸法を持
ったＤ Ｍ ＯＳ”装置１において、各ソース・ボディ
コンタクト９はソース領域４Ｌ及び４Ｒの各々の３ミク
ロン平方の面積とボディ３の６ミクロン平方の面積とに
コンタクトせねばならず、それは３０ミクロン平方乃至
３５ミクロン平方のセルの全体の内で１２３ミクロン平
方を占有することとなる。この様な従来のＤＭＯ３装置
は、米国特許第４，５１６，１４３号に記載されている
如き方法によって製造することが可能である。
ス４とボディ３との間の接合からの電流を逸らさせてい
る。従って、第１図に示した如き典型的な断面寸法を持
ったＤ Ｍ ＯＳ”装置１において、各ソース・ボディ
コンタクト９はソース領域４Ｌ及び４Ｒの各々の３ミク
ロン平方の面積とボディ３の６ミクロン平方の面積とに
コンタクトせねばならず、それは３０ミクロン平方乃至
３５ミクロン平方のセルの全体の内で１２３ミクロン平
方を占有することとなる。この様な従来のＤＭＯ３装置
は、米国特許第４，５１６，１４３号に記載されている
如き方法によって製造することが可能である。
ＩＣのコストは、一般的に、特徴部寸法に比例し且つ上
述した如きその他の理由によって、１つ又は多数の領域
へのコンタクトを形成する為に使用する表面積を減少さ
せることが所望される。
述した如きその他の理由によって、１つ又は多数の領域
へのコンタクトを形成する為に使用する表面積を減少さ
せることが所望される。
例えばＲｏｂｅｒｓｏｒ＋の米国特許第３，９１３，１
２４号、Ｈｏｒｎｇ ｅｔ ａｌ、の米国特許第４，３
３３゜２２７号の如き従来技術は、埋込領域に対して垂
直コンタクトを設けることによってＩＣ表面積を。
２４号、Ｈｏｒｎｇ ｅｔ ａｌ、の米国特許第４，３
３３゜２２７号の如き従来技術は、埋込領域に対して垂
直コンタクトを設けることによってＩＣ表面積を。
節約している。Ｒｏｂｅｒｓｏｎの場合、ウェハが＜１
１１〉側壁を持った７字形状溝を形成する為に非等方的
にエツチングした＜１００＞面内の上部表面を持ったエ
ピタキシャル層を支持している。該溝の壁は、絶縁体で
被覆されており、該溝の底部に開口を設けており、その
中にシリコンを付着形成させてウエハヘコンタクトして
いる。該側壁の一部から絶縁体を除去することにより、
付着形成したタングステン（シリコンの代わりに）によ
って露出されたシリコン表面の多数の領域に優先的にコ
ンタクトさせることを可能としている。然し乍ら、Ｒｏ
ｂｅｒｓｏｎの非等方的エツチングは、約５４゜の角度
で溝側壁が形成される。従って、５ミクロンの深さで埋
込層とコンタクトする２ミクロン幅を持ったＶ溝は、基
板表面で約１０ミクロンの幅を持っており、それは所望
とする程度の小型のものとは言えない。
１１〉側壁を持った７字形状溝を形成する為に非等方的
にエツチングした＜１００＞面内の上部表面を持ったエ
ピタキシャル層を支持している。該溝の壁は、絶縁体で
被覆されており、該溝の底部に開口を設けており、その
中にシリコンを付着形成させてウエハヘコンタクトして
いる。該側壁の一部から絶縁体を除去することにより、
付着形成したタングステン（シリコンの代わりに）によ
って露出されたシリコン表面の多数の領域に優先的にコ
ンタクトさせることを可能としている。然し乍ら、Ｒｏ
ｂｅｒｓｏｎの非等方的エツチングは、約５４゜の角度
で溝側壁が形成される。従って、５ミクロンの深さで埋
込層とコンタクトする２ミクロン幅を持ったＶ溝は、基
板表面で約１０ミクロンの幅を持っており、それは所望
とする程度の小型のものとは言えない。
１１ｏｒｎｇ ｅｔ ａｌ、の場合、半導体ウェハが軽
度にドープしたエピタキシャル層を支持している。反応
性イオンエツチング（ＲＩＥ）によってエツチング形成
された垂直溝はＣＶＤ付着酸化物で充填されており、且
つ該エピタキシャル層の上部表面は一層高度にドープさ
れている。該エピタキシャル層の軽度にドープした埋込
部分への垂直コンタクトを形成する為に、ＣＶＤ酸化物
を該エピタキシャル層の下、側へエツチングさせる。何
故ならば。
度にドープしたエピタキシャル層を支持している。反応
性イオンエツチング（ＲＩＥ）によってエツチング形成
された垂直溝はＣＶＤ付着酸化物で充填されており、且
つ該エピタキシャル層の上部表面は一層高度にドープさ
れている。該エピタキシャル層の軽度にドープした埋込
部分への垂直コンタクトを形成する為に、ＣＶＤ酸化物
を該エピタキシャル層の下、側へエツチングさせる。何
故ならば。
酸化物の垂直エツチング深さは通常制御が困難だからで
ある。その後に、低温差別的酸化によりウェハの高度に
ドープした露出部分上方及びエピタキシャル層の高度に
ドープした上部部分の上方に厚い酸化膜を形成し、且つ
エピタキシャル層の軽度にドープした下部部分上方に薄
い酸化膜を形成する。次いで、この差別的酸化膜を、前
記薄い酸化膜を除去するのに丁度十分なだけエツチング
する。多結晶シリコンで充填させて、埋込エピタキシャ
ル層への垂直コンタクトを形成する。この従来技術は、
自己整合型マスキングを可能とするが、多くのＩＣ装置
に取って不必要な非常に複雑な処理を包含している。こ
の様な複雑な処理は、又、高価であり、時間がかかり、
且つ満足のいく程度に再現性がないことが多い。
ある。その後に、低温差別的酸化によりウェハの高度に
ドープした露出部分上方及びエピタキシャル層の高度に
ドープした上部部分の上方に厚い酸化膜を形成し、且つ
エピタキシャル層の軽度にドープした下部部分上方に薄
い酸化膜を形成する。次いで、この差別的酸化膜を、前
記薄い酸化膜を除去するのに丁度十分なだけエツチング
する。多結晶シリコンで充填させて、埋込エピタキシャ
ル層への垂直コンタクトを形成する。この従来技術は、
自己整合型マスキングを可能とするが、多くのＩＣ装置
に取って不必要な非常に複雑な処理を包含している。こ
の様な複雑な処理は、又、高価であり、時間がかかり、
且つ満足のいく程度に再現性がないことが多い。
■−匁
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、シリコン基板の表面
下側の少なくとも１つの領域を該表面上方のメタリゼー
シヨンリードへ接続させる垂直コンタクトを形成する方
法を提供することを目的とする。
した如き従来技術の欠点を解消し、シリコン基板の表面
下側の少なくとも１つの領域を該表面上方のメタリゼー
シヨンリードへ接続させる垂直コンタクトを形成する方
法を提供することを目的とする。
構成
本発明は、コンタクトを形成するのに十分な面積で周囲
の１つ又はそれ以上の基板領域を露出する狭い垂直な溝
を非等方的にエツチングし且つ該溝を所望により優先的
にシリコン上に付着する導電性物質のＣＶＤ付着により
該溝を再度充填させることによってシリコン基板内の１
つ又はそれ以上の領域とその上側に存在する導電性リー
ドとの間のコンタクトを形成する為に使用される表面積
を減少させる。本発明は、単一の領域にコンタクトする
場合、特に多数の領域にコンタクトする場合のＩＣ表面
積を節約している。
の１つ又はそれ以上の基板領域を露出する狭い垂直な溝
を非等方的にエツチングし且つ該溝を所望により優先的
にシリコン上に付着する導電性物質のＣＶＤ付着により
該溝を再度充填させることによってシリコン基板内の１
つ又はそれ以上の領域とその上側に存在する導電性リー
ドとの間のコンタクトを形成する為に使用される表面積
を減少させる。本発明は、単一の領域にコンタクトする
場合、特に多数の領域にコンタクトする場合のＩＣ表面
積を節約している。
ＤＭＯ８又は絶縁ゲートバイポーラトランジスタにおい
て、本発明は、２つの隣接する表面ソース領域間に垂直
コンタクトを提供しており、それは該表面領域下側に存
在しているチャンネルボディ層へ下降しており、該表面
上方に配設される導電性リードと接続する為に、該チャ
ンネルボディ領域が該基板表面へ上方へ到達し且つその
成る区域を占有することの必要性を取り除いている。２
ミクロン程度の狭い垂直コンタクトを持ったセルの場合
、全セル幅は２５ミクロンであり、従来のセルにおける
平坦コンタクトが１２ミクロン幅のものが３５ミクロン
の全幅を持っていたことと比較される。即ち、本発明は
、従来のセルの寸法の（２３／３５） ”＝５１％の寸
法にしか過ぎないセルを達成している。
て、本発明は、２つの隣接する表面ソース領域間に垂直
コンタクトを提供しており、それは該表面領域下側に存
在しているチャンネルボディ層へ下降しており、該表面
上方に配設される導電性リードと接続する為に、該チャ
ンネルボディ領域が該基板表面へ上方へ到達し且つその
成る区域を占有することの必要性を取り除いている。２
ミクロン程度の狭い垂直コンタクトを持ったセルの場合
、全セル幅は２５ミクロンであり、従来のセルにおける
平坦コンタクトが１２ミクロン幅のものが３５ミクロン
の全幅を持っていたことと比較される。即ち、本発明は
、従来のセルの寸法の（２３／３５） ”＝５１％の寸
法にしか過ぎないセルを達成している。
垂直コンタクトは、基板表面へのチャンネルボディ領域
リーチスルーを置換しており、その際にコンタクトへの
横方向電流の流れによってバイアスすることの可能なソ
ース・ボディ接合下側のピンチボディ抵抗の長さを減少
させ、且つＤＭＯＳ装置におけるＤｖ／ｄｔ感度を減少
させるが又は絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）装置におけるラッチングに必要な電流を増加させ
ている。
リーチスルーを置換しており、その際にコンタクトへの
横方向電流の流れによってバイアスすることの可能なソ
ース・ボディ接合下側のピンチボディ抵抗の長さを減少
させ、且つＤＭＯＳ装置におけるＤｖ／ｄｔ感度を減少
させるが又は絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）装置におけるラッチングに必要な電流を増加させ
ている。
更に、適宜の導電型の多結晶シリコンで該溝をライニン
グする中間ステップによって、溝エッチ深さ公差を緩和
させることが可能である。
グする中間ステップによって、溝エッチ深さ公差を緩和
させることが可能である。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
本発明に基づく垂直コンタクトを持った半導体装置は、
好適には、＜１００＞結晶インデックス上部表面を持っ
ており且つ０．０２Ω／■のバルク固有抵抗を持った単
結晶シリコンウェハ１ｏで開始して製造される。別法と
して、所望とするコンタクト溝の形状に応じて、＜１０
０＞以外の結晶面の上部表面を持ったウェハを使用する
ことも可能である。第２図に示した如く、ウェハ１０上
に、Ｎドープしたシリコンをエピタキシャル的に成長さ
せて、約１３．５ミクロンの厚さであり且つ２．４Ω／
ｃｘのバルク固有抵抗を持っており且つ上部表面１３を
持ったエピタキシャル層１１を形成する。ウェハ１０及
びエピタキシャル層１１は共に基板１２を構成している
。
好適には、＜１００＞結晶インデックス上部表面を持っ
ており且つ０．０２Ω／■のバルク固有抵抗を持った単
結晶シリコンウェハ１ｏで開始して製造される。別法と
して、所望とするコンタクト溝の形状に応じて、＜１０
０＞以外の結晶面の上部表面を持ったウェハを使用する
ことも可能である。第２図に示した如く、ウェハ１０上
に、Ｎドープしたシリコンをエピタキシャル的に成長さ
せて、約１３．５ミクロンの厚さであり且つ２．４Ω／
ｃｘのバルク固有抵抗を持っており且つ上部表面１３を
持ったエピタキシャル層１１を形成する。ウェハ１０及
びエピタキシャル層１１は共に基板１２を構成している
。
基板１２を使用して、半導体装置を形成する為に種々の
領域内にドーパントを導入する前、間。
領域内にドーパントを導入する前、間。
又は後に、垂直コンタクト溝をエツチング形成すること
が可能である。ＤＭＯ３又はＩＧＢＴ装置用のソース及
びチャンネルボディ領域をドーピングする前に垂直コン
タクトを設ける為に、表面１３を熱的に酸化させて４０
００乃至１００００人の厚さを持ったポストエピタキシ
ャル酸化物層１４を形成する。
が可能である。ＤＭＯ３又はＩＧＢＴ装置用のソース及
びチャンネルボディ領域をドーピングする前に垂直コン
タクトを設ける為に、表面１３を熱的に酸化させて４０
００乃至１００００人の厚さを持ったポストエピタキシ
ャル酸化物層１４を形成する。
オプションとして、第３図を参照すると、マスクＭ１を
使用することによってこの段階においてＰ＋ディープボ
ディ領域を形成して酸化物１４をエツチングすることが
可能であり、その後に、表面１３の露出区域を、例えば
、１ミクロン未満の深さにイオン注入することによって
ボロンでドープしてボディウェル１７を形成する。次い
で、第３図に示した如く、基板１２は加熱して、拡散に
よってボロンウェル１７を１０乃至４００７口の範囲内
のシート抵抗を持った区域１８へ３乃至５ミクロンの深
さへ拡張させる。
使用することによってこの段階においてＰ＋ディープボ
ディ領域を形成して酸化物１４をエツチングすることが
可能であり、その後に、表面１３の露出区域を、例えば
、１ミクロン未満の深さにイオン注入することによって
ボロンでドープしてボディウェル１７を形成する。次い
で、第３図に示した如く、基板１２は加熱して、拡散に
よってボロンウェル１７を１０乃至４００７口の範囲内
のシート抵抗を持った区域１８へ３乃至５ミクロンの深
さへ拡張させる。
別法として、この段階においてオプションのディープボ
ディウェル１８が所望とされない場合、第２図のステッ
プの後に、第４ｂ図に示した如く。
ディウェル１８が所望とされない場合、第２図のステッ
プの後に、第４ｂ図に示した如く。
溝マスクＭ２を使用し、一方、例えば１５秒の間８、Ｏ
トールの圧力で、３，６００ｃｃ／分のヘリウムと、１
，２００ｃｃ／分のフレオン１１６と、３５０ｃｃ／分
のフレオン２３との気体混合物の流れで、１，２００ワ
ツトでＩＰＣ−Ｂｒａｎｓｏｎ ６５４０プラズマエツ
チヤーを使用して、酸化物Ｗｊ１４を反応性イオンエツ
チング又はプラズマエツチングによってエツチングさせ
る。
トールの圧力で、３，６００ｃｃ／分のヘリウムと、１
，２００ｃｃ／分のフレオン１１６と、３５０ｃｃ／分
のフレオン２３との気体混合物の流れで、１，２００ワ
ツトでＩＰＣ−Ｂｒａｎｓｏｎ ６５４０プラズマエツ
チヤーを使用して、酸化物Ｗｊ１４を反応性イオンエツ
チング又はプラズマエツチングによってエツチングさせ
る。
酸化物１４をパ□ターニングした後、第４ａ図に示した
如く、マスクＭ１を取り除くか又はその場所に残存させ
ることが可能であり、一方エピタキシャルシリコン１１
ｎ出表面区域１３（第４ａ図又は第４ｂ図）は、例えば
５５０ワツトのパワーで１６分の間０．１５０トールの
圧力において、５０ｃｃ／分ＳＦ、（６弗化硫黄）及び
５０ｃｃ／分フレオン１５気体の混合物を使用してＤｒ
ｙｔｅｋ １００エツチング装置によって反応性イオン
エツチング又はプラズマエツチングによってエツチング
される。プラズマエツチング又は反応性イオンエツチン
グは、第５ａ図に示した如くディープボディＰウェル１
８の中心に位置して、又は第５ｂ図に示す如く、狭く略
垂直な壁の溝３ｏを形成する。ＲＩＥ即ち反応性イオン
エツチングは、通常、プラズマエツチングよりも一層指
向性が強く、非常に急峻で狭い形状を与え、５ミクロン
深さの溝の場合に上部から底部へかけて側壁の変化する
割合は１０％未満である。
如く、マスクＭ１を取り除くか又はその場所に残存させ
ることが可能であり、一方エピタキシャルシリコン１１
ｎ出表面区域１３（第４ａ図又は第４ｂ図）は、例えば
５５０ワツトのパワーで１６分の間０．１５０トールの
圧力において、５０ｃｃ／分ＳＦ、（６弗化硫黄）及び
５０ｃｃ／分フレオン１５気体の混合物を使用してＤｒ
ｙｔｅｋ １００エツチング装置によって反応性イオン
エツチング又はプラズマエツチングによってエツチング
される。プラズマエツチング又は反応性イオンエツチン
グは、第５ａ図に示した如くディープボディＰウェル１
８の中心に位置して、又は第５ｂ図に示す如く、狭く略
垂直な壁の溝３ｏを形成する。ＲＩＥ即ち反応性イオン
エツチングは、通常、プラズマエツチングよりも一層指
向性が強く、非常に急峻で狭い形状を与え、５ミクロン
深さの溝の場合に上部から底部へかけて側壁の変化する
割合は１０％未満である。
第５ｂ図のステップの後に、オプションのディープボデ
ィドーピング３３を、Ｐ型ドーパントを有する多結晶シ
リコンのＣＶＤ付着によって設けることが可能であり、
第６図に示した如く、酸化物１４の表面上に層３４のみ
ならず、溝３０内側に薄い（好適には、溝３０の幅の１
／４未満）ライニング３２を形成する。多結晶シリコン
３２のＰ型ドーピング濃度は、爾後のＮ＋ソースドーピ
ングステップによってＮ＋導電型へ変換され、ライニン
グ３２が後に形成されるＰ−型ボディ及びＮ十型ソース
領域（第１１ａ図又は第１１図）両方のに対して良好な
オーミック接触を形成する様なものでなければならない
。爾後の加熱により、多結晶シリコン３２Ｐ型ドーパン
１へが横方向へエピタキシャル層１１内へ拡散して、第
６図において溝３０の周りに点線３３で示した如く、デ
ィープボディ領域を形成する。ライニング３２は、溝３
０の深さにおける臨界性乃至は公差を緩和させている。
ィドーピング３３を、Ｐ型ドーパントを有する多結晶シ
リコンのＣＶＤ付着によって設けることが可能であり、
第６図に示した如く、酸化物１４の表面上に層３４のみ
ならず、溝３０内側に薄い（好適には、溝３０の幅の１
／４未満）ライニング３２を形成する。多結晶シリコン
３２のＰ型ドーピング濃度は、爾後のＮ＋ソースドーピ
ングステップによってＮ＋導電型へ変換され、ライニン
グ３２が後に形成されるＰ−型ボディ及びＮ十型ソース
領域（第１１ａ図又は第１１図）両方のに対して良好な
オーミック接触を形成する様なものでなければならない
。爾後の加熱により、多結晶シリコン３２Ｐ型ドーパン
１へが横方向へエピタキシャル層１１内へ拡散して、第
６図において溝３０の周りに点線３３で示した如く、デ
ィープボディ領域を形成する。ライニング３２は、溝３
０の深さにおける臨界性乃至は公差を緩和させている。
別法として、基板内に以前にドープした層に対して垂直
コンタクトを形成する場合の如く、ディープボディＰウ
ェル１８（第３図）又は３３（第６図）が所望される場
合、多結晶シリコンラインニング３２をドーピング無し
で付着させることが可能であり、又は全く省略すること
が可能である。
コンタクトを形成する場合の如く、ディープボディＰウ
ェル１８（第３図）又は３３（第６図）が所望される場
合、多結晶シリコンラインニング３２をドーピング無し
で付着させることが可能であり、又は全く省略すること
が可能である。
溝３０をエツチング形成し且つオプションの多結晶シリ
コンライニング３２を付着形成し且つドーピングした後
に、溝３０の単結晶又は多結晶シリコン表面を、例えば
タングステンの如き導電性物質の化学蒸気からの優先的
付着によって被覆させて、コンタクト４０ａ （第７ａ
図）又は４０ｂ（第７ｂ図）を形成する。第７ａ図のス
テップの後に、酸化物１４を除去し、又は、第７ｂ図の
ステップの後に、タングステン４０ｂ、多結晶シリコン
３４、及び酸化物１４の各々を十分に除去し、充填した
溝３０の頂部が第８ａ図に示した如くに基板表面１３と
基本的に同一面となる様にさせる。
コンライニング３２を付着形成し且つドーピングした後
に、溝３０の単結晶又は多結晶シリコン表面を、例えば
タングステンの如き導電性物質の化学蒸気からの優先的
付着によって被覆させて、コンタクト４０ａ （第７ａ
図）又は４０ｂ（第７ｂ図）を形成する。第７ａ図のス
テップの後に、酸化物１４を除去し、又は、第７ｂ図の
ステップの後に、タングステン４０ｂ、多結晶シリコン
３４、及び酸化物１４の各々を十分に除去し、充填した
溝３０の頂部が第８ａ図に示した如くに基板表面１３と
基本的に同一面となる様にさせる。
別法として、垂直溝コンタクト３０の形成を、第８ｂ図
における如く基板１２で開始することによってソース及
びドレイン拡散の役名延期させることが可能である。
における如く基板１２で開始することによってソース及
びドレイン拡散の役名延期させることが可能である。
次に、第８ａ図又は第８ｂ図のいずれかのシーケンスに
対して、典型的に活性区域マスク（不図示）を付与して
、第８ａ図又は第８ｂ図において示した領域の外側に所
望により形成する活性装置用の表面１３の区域を露出さ
せる。活性区域マスキング、エツチング、及びマスク除
去の後に、ｉ宜の技術を使用して、表面１３を約１，０
００人のゲート酸化膜４５で被覆し、続いて約５，００
０人の多結晶シリコン４８（第９図又は第９ｂ図）で被
覆し、該シリコン４８を例えば燐等を適宜の濃度に一様
にドープさせる。
対して、典型的に活性区域マスク（不図示）を付与して
、第８ａ図又は第８ｂ図において示した領域の外側に所
望により形成する活性装置用の表面１３の区域を露出さ
せる。活性区域マスキング、エツチング、及びマスク除
去の後に、ｉ宜の技術を使用して、表面１３を約１，０
００人のゲート酸化膜４５で被覆し、続いて約５，００
０人の多結晶シリコン４８（第９図又は第９ｂ図）で被
覆し、該シリコン４８を例えば燐等を適宜の濃度に一様
にドープさせる。
所望により、第３図のステップにおける如く。
この段階においてディープボディＰウェル３８を設ける
ことが可能である（第１０ｂ図）。
ことが可能である（第１０ｂ図）。
第１０ａ図又は第１０ｂ図を参照すると、多結晶シリコ
ン４８をマスクＭ３で被覆し、且つエツチングして多結
晶シリコンゲート電極４９を残存させる。爾後のイオン
注入損傷、拡散等に応じて、ゲート酸化膜４５を除去す
ることも可能であり。
ン４８をマスクＭ３で被覆し、且つエツチングして多結
晶シリコンゲート電極４９を残存させる。爾後のイオン
注入損傷、拡散等に応じて、ゲート酸化膜４５を除去す
ることも可能であり。
又は所定の位置に残存させて拡散区域上方を保護するこ
とも可能である６例えば、ボロン原子をイオン注入して
Ｐ型チャンネルボディ領域５１を形成する。次いで、！
＆板１２を加熱すると、ボロン拡散がドープ領域５１を
、例えば５ミクロン深さの接合５２（第１０ａ図）又は
５３（第１０ｂ図）へ拡大させる。
とも可能である６例えば、ボロン原子をイオン注入して
Ｐ型チャンネルボディ領域５１を形成する。次いで、！
＆板１２を加熱すると、ボロン拡散がドープ領域５１を
、例えば５ミクロン深さの接合５２（第１０ａ図）又は
５３（第１０ｂ図）へ拡大させる。
ボロンのドーピングの後に、マスクＭ３を所定の位置に
残存させ、一方表面１３の区域を、例えば砒素イオンで
イオン注入しく等しいエネルギでイオン注入するとより
軽いボロンイオンよりも一層浅く進入する）、７ＸＩＱ
１ｇ原子数／ａａでドープされた浅いＮ十領域５５゛（
第１１ａ図）又は５６（第１１ｂ図）を形成する。Ｐ領
域５２とＮ領域５５の拡散の後、多結晶シリコンライニ
ング３２が設けられると（第６図）、第１１ａ図のステ
ップにおいて、基板１２を適宜加熱して、ソース５５Ｎ
型ドーパント及びボディ５２Ｐ型ドーパントを、多結晶
シリコンライニング３２内へ拡散させ、それらの導電型
を付与させると共にそれと良好なオーミック接触を確立
せねばならない。
残存させ、一方表面１３の区域を、例えば砒素イオンで
イオン注入しく等しいエネルギでイオン注入するとより
軽いボロンイオンよりも一層浅く進入する）、７ＸＩＱ
１ｇ原子数／ａａでドープされた浅いＮ十領域５５゛（
第１１ａ図）又は５６（第１１ｂ図）を形成する。Ｐ領
域５２とＮ領域５５の拡散の後、多結晶シリコンライニ
ング３２が設けられると（第６図）、第１１ａ図のステ
ップにおいて、基板１２を適宜加熱して、ソース５５Ｎ
型ドーパント及びボディ５２Ｐ型ドーパントを、多結晶
シリコンライニング３２内へ拡散させ、それらの導電型
を付与させると共にそれと良好なオーミック接触を確立
せねばならない。
次いで、多結晶シリコンゲート４９を、典型的に、第１
２ａ図及び第１２ｂ図に示した如く、例えば酸化物５９
で絶縁させる。
２ａ図及び第１２ｂ図に示した如く、例えば酸化物５９
で絶縁させる。
第１２ａ図のステップにおいて、その場合溝３０がエツ
チング形成され且つコンタクト４０ｃが先に形成されて
いるが、タングステン４０ ｃの頂部の上の及び典型的
に導体リード外部接続パッド（不図示）から全ての酸化
物５９を除去する為にコンタクトマスクＭ４を使用する
。
チング形成され且つコンタクト４０ｃが先に形成されて
いるが、タングステン４０ ｃの頂部の上の及び典型的
に導体リード外部接続パッド（不図示）から全ての酸化
物５９を除去する為にコンタクトマスクＭ４を使用する
。
第１２ｂ図のステップにおいて、その場合は溝３０は未
だ形成されていないが、溝マスクＭ５を付与し、酸化物
５９をエツチング除去して（第４ｂ図のステップにおけ
る酸化物１４の如く）、且つプラズマエツチング又は反
応性イオンエツチングによって拡散５６及び５３を介し
て、第５ａ図又は第５ｂ図のステップにおける如く且つ
第１２ｂ図に示した如く、エピタキシャル店１１内に溝
を開口させる。エピタキシャル層１１に未だディープボ
ディＰウェル３８が設けられていない場合、第６図のス
テップの如く、溝３０をＰドープした多結晶シリコンラ
イニング７０（第１３ｃｌ）でライニングさせることが
可能であり、それは後に加熱してＰ型ドーパントを隣接
する基板１１内に拡散させることを必要とする。
だ形成されていないが、溝マスクＭ５を付与し、酸化物
５９をエツチング除去して（第４ｂ図のステップにおけ
る酸化物１４の如く）、且つプラズマエツチング又は反
応性イオンエツチングによって拡散５６及び５３を介し
て、第５ａ図又は第５ｂ図のステップにおける如く且つ
第１２ｂ図に示した如く、エピタキシャル店１１内に溝
を開口させる。エピタキシャル層１１に未だディープボ
ディＰウェル３８が設けられていない場合、第６図のス
テップの如く、溝３０をＰドープした多結晶シリコンラ
イニング７０（第１３ｃｌ）でライニングさせることが
可能であり、それは後に加熱してＰ型ドーパントを隣接
する基板１１内に拡散させることを必要とする。
多結晶シリコンライニング７０又は溝３０の露出された
エピタキシャルシリコン１１表面は、ＣＶＤ付看された
タングステン４０ｄによって優先的に被覆される（第１
３ｂ図）。次いで、タングステン４０ｄ （及び、存在
する場合には、多結晶シリコン７０）をマスクし、且つ
溝３ｏの上部からを除いてエツチングする。
エピタキシャルシリコン１１表面は、ＣＶＤ付看された
タングステン４０ｄによって優先的に被覆される（第１
３ｂ図）。次いで、タングステン４０ｄ （及び、存在
する場合には、多結晶シリコン７０）をマスクし、且つ
溝３ｏの上部からを除いてエツチングする。
第１３ａ図又は第１３ｂ図における如く、活性装置を形
成し且つ垂直コンタクト上部表面を露出させた後に１本
装置を従来の如くに完成させる。
成し且つ垂直コンタクト上部表面を露出させた後に１本
装置を従来の如くに完成させる。
好適にはアルミニウム又はアルミニウムの合金である導
電性メタリゼーションを本構成体の上表面上に付着形成
させる。メタリゼーションマスク（不図示）を使用して
該導電住居をパターン形成して電気的相互接わ２回路＃
！Ｊ（不図示）を形成する。
電性メタリゼーションを本構成体の上表面上に付着形成
させる。メタリゼーションマスク（不図示）を使用して
該導電住居をパターン形成して電気的相互接わ２回路＃
！Ｊ（不図示）を形成する。
最後に、パッシベーションを付着形成し、マスクし、且
つエツチングし、リードを接続し、且つ本装置をパッケ
ージし且つ公知の技術を使用してテストする。
つエツチングし、リードを接続し、且つ本装置をパッケ
ージし且つ公知の技術を使用してテストする。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、感電
型を交換してＰチャンネルＤＭＯＳ装置を形成すること
も可能である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、感電
型を交換してＰチャンネルＤＭＯＳ装置を形成すること
も可能である。
第１図は隣接する領域の上表面への共通のコンタクトを
持った従来のＤＭＯＳトランジスタを示した概略断面図
、第２図、第３図、第４ａ図、第４ｂ図、第５ａ図、第
５ｂ図、第６図、第７ａ図。 第７ｂ図は半導体基板内に活性装置用の拡散を行う前に
垂直溝及びコンタクトを設ける別のシーケンスを示した
各概略断面図、第８ａ図、第９ａ図、１０ａ図、第１１
ａ図、第１２ａ図、第１３ａ図、第１４ａ図は第７ａ図
及び第７ｂ図に続くステップを示した各概略断面図、第
８ｂ図、第９ｂ図、第１．Ｏｂ図、第１１ｂ図、第１２
ｂ図、第１３ｂ図、第１４ｂ図は拡散部次いでシリコン
でライニングした溝を具備する垂直コンタクトを与える
シーケンスを示した各概略断面図、である。 （符号の説明） １ｏ：シリコンウェハ １１：エピタキシャル層 １２：基板 １３：上部表面 １４：酸化物層 １７：ボディウェル １８：ディープボディウェル ３０：溝（トレンチ） ３２ニライニング ３４：多結晶シリコン ４５：ゲート酸化膜 ４８：多結晶シリコン ４９：ゲート電極 特許出願人 シリコニクス インコーホレイテッ
ド 図画の浄書（内容に変更なし） ＦＩＧ、ｆ ＦＩＧ ／４の ＦＩＧ、 １４ ｂＦＩＧ
、ｌ３ｃＬＦＩＧ、Ｉ３ ｂ 手続補正書防幻 昭和６２年１１月２５日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特 許 願 第１９
６４９７号３、補正をする者 事件との関係 特許出願人 名称 シリコニクス インコーホレイテッド４、
代理人 ５、補正命令の口付
持った従来のＤＭＯＳトランジスタを示した概略断面図
、第２図、第３図、第４ａ図、第４ｂ図、第５ａ図、第
５ｂ図、第６図、第７ａ図。 第７ｂ図は半導体基板内に活性装置用の拡散を行う前に
垂直溝及びコンタクトを設ける別のシーケンスを示した
各概略断面図、第８ａ図、第９ａ図、１０ａ図、第１１
ａ図、第１２ａ図、第１３ａ図、第１４ａ図は第７ａ図
及び第７ｂ図に続くステップを示した各概略断面図、第
８ｂ図、第９ｂ図、第１．Ｏｂ図、第１１ｂ図、第１２
ｂ図、第１３ｂ図、第１４ｂ図は拡散部次いでシリコン
でライニングした溝を具備する垂直コンタクトを与える
シーケンスを示した各概略断面図、である。 （符号の説明） １ｏ：シリコンウェハ １１：エピタキシャル層 １２：基板 １３：上部表面 １４：酸化物層 １７：ボディウェル １８：ディープボディウェル ３０：溝（トレンチ） ３２ニライニング ３４：多結晶シリコン ４５：ゲート酸化膜 ４８：多結晶シリコン ４９：ゲート電極 特許出願人 シリコニクス インコーホレイテッ
ド 図画の浄書（内容に変更なし） ＦＩＧ、ｆ ＦＩＧ ／４の ＦＩＧ、 １４ ｂＦＩＧ
、ｌ３ｃＬＦＩＧ、Ｉ３ ｂ 手続補正書防幻 昭和６２年１１月２５日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特 許 願 第１９
６４９７号３、補正をする者 事件との関係 特許出願人 名称 シリコニクス インコーホレイテッド４、
代理人 ５、補正命令の口付
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の表面下側の少なくとも１つの領域を
その表面上方のメタリゼーシヨンリードへ接続させる垂
直コンタクトを供給する方法において、前記表面を選択
した区域を露出させるマスクで保護し、前記選択した区
域を非等方的にエッチングして前記表面の下側の少なく
とも１つの領域の区域を露出させる急峻な壁を持った溝
を形成し、前記溝の露出されたシリコン側壁上に選択的
なＣＶＤによって導電性コンタクト物質を付着させて垂
直コンタクトを形成する、上記各ステップを有すること
を特徴とする方法。 ２、特許請求の範囲第１項において、＜１００＞結晶イ
ンデックス面の上部表面を持った基板で開始することを
特徴とする方法。 ３、特許請求の範囲第１項において、前記非等方性エッ
チングはプラズマエッチングであることを特徴とする方
法。 ４、特許請求の範囲第１項において、前記非等方性エッ
チングは反応性イオンエッチングであることを特徴とす
る方法。 ５、特許請求の範囲第１項において、前記コンタクトは
既にドープされている基板領域へ導体を接続させる為の
ものであることを特徴とする方法。 ６、特許請求の範囲第５項において、第１導電型の基板
で開始し、該基板に第２導電型で第１領域をドープし、
その第１領域内に第１導電型で一層小さな第２領域をド
ープし、前記溝が前記表面から前記第１及び第２領域を
貫通して下方へ延在していることを特徴とする方法。 ７、特許請求の範囲第６項において、前記コンタクト溝
に隣接する基板領域はＤＭＯＳトランジスタを有してい
ることを特徴とする方法。 ８、特許請求の範囲第６項において、前記コンタクト溝
に隣接する基板領域は絶縁ゲートバイポーラトランジス
タを有することを特徴とする方法。 ９、特許請求の範囲第６項において、前記第１導電型は
Ｎ型であり且つ前記第２導電型はＰ型であることを特徴
とする方法。 １０、特許請求の範囲第１項において、前記エッチング
ステップの後に、多結晶シリコンをＣＶＤ付着させて前
記溝の内側にライニングを供給することを特徴とする方
法。 １１、特許請求の範囲第１０項において、ＣＶＤ付着に
よって選択した軽度の第２導電型ドーピングで多結晶シ
リコンのライニングを供給し、且つ付着の後に、前記ラ
イニング及び基板を加熱して基板ドーパントを前記溝ラ
イニングへ拡散させそれに前記ドーパントの導電型を付
与することを特徴とする方法。 １２、特許請求の範囲第１０項において、前記多結晶シ
リコンライニングは、後の拡散がボディ領域の前記第２
導電型を増加させる為に、選択した第２導電型ドーピン
グ濃度を持っていることを特徴とする方法。 １３、特許請求の範囲第１項において、前記導電型物質
が多結晶シリコンを有していることを特徴とする方法。 １４、特許請求の範囲第１項において、前記導電性コン
タクト物質がタングステンを有していることを特徴とす
る方法。 １５、特許請求の範囲第５項において、前記溝内にコン
タクトを形成する前記ステップの次に、前記コンタクト
の上にメタリゼーシヨンを付着形成させることを特徴と
する方法。１６、特許請求の範囲第１５項において、前
記メタリゼーションはアルミニウムであることを特徴と
する方法。 １７、特許請求の範囲第１項の方法によって形成された
ことを特徴とするコンタクト。 １８、半導体基板の上部表面の下側の少なくとも１つの
領域へ導体を接続する為のコンタクトにおいて、前記基
板の表面からその中へ延在する溝内のシリコン壁上にＣ
ＶＤによって優先的に付着形成させた導電性物質を有す
ることを特徴とするコンタクト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89441586A | 1986-08-08 | 1986-08-08 | |
| US894415 | 1986-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114175A true JPS63114175A (ja) | 1988-05-19 |
Family
ID=25403047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19649787A Pending JPS63114175A (ja) | 1986-08-08 | 1987-08-07 | 半導体装置の最小表面積内に形成したコンタクト |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0255973A2 (ja) |
| JP (1) | JPS63114175A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125935A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
| US4965217A (en) * | 1989-04-13 | 1990-10-23 | International Business Machines Corporation | Method of making a lateral transistor |
-
1987
- 1987-07-23 EP EP19870201420 patent/EP0255973A2/en not_active Withdrawn
- 1987-08-07 JP JP19649787A patent/JPS63114175A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0255973A2 (en) | 1988-02-17 |
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