JPH01125935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01125935A JPH01125935A JP62284856A JP28485687A JPH01125935A JP H01125935 A JPH01125935 A JP H01125935A JP 62284856 A JP62284856 A JP 62284856A JP 28485687 A JP28485687 A JP 28485687A JP H01125935 A JPH01125935 A JP H01125935A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 20
- 239000012535 impurity Substances 0.000 abstract description 13
- 238000001312 dry etching Methods 0.000 abstract description 4
- 230000001133 acceleration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法、特に素子分離形成
方法に関する。
方法に関する。
(発明の概要)
この発明は、溝型素子分離における溝側壁へ均一に不純
物を入れる方法に関するもので、シリコン等の半導体基
板上にレジスト等で所望の形状にパターニングした後に
、所望の形状に窓明けされた部分に高エネルギーで不純
物元素をイオン注入する。しかる後に所望の形状に窓明
けされた部分を反応性ドライエツチング等の異方性エツ
チングで溝を形成する0次に溝部をシリコン酸化膜や多
結晶シリコン等で埋め溝部を平坦化し、溝型素子分離領
域を形成する。
物を入れる方法に関するもので、シリコン等の半導体基
板上にレジスト等で所望の形状にパターニングした後に
、所望の形状に窓明けされた部分に高エネルギーで不純
物元素をイオン注入する。しかる後に所望の形状に窓明
けされた部分を反応性ドライエツチング等の異方性エツ
チングで溝を形成する0次に溝部をシリコン酸化膜や多
結晶シリコン等で埋め溝部を平坦化し、溝型素子分離領
域を形成する。
半導体素子の微細化に伴い素子骨j!I[wt域は益々
小さくなっており、近年溝型素子分離またはトレンチ分
離が提案され研究されている。この溝型素子分離とは、
第2図に示す様にトランジスタ等の素子を形成する領域
であるいわゆる活性領域12を電気的に分離するいわゆ
る素子分離領域13として、溝14を形成したものであ
る。この溝14は深ければ深いほど素子分離能力が大き
くなる。素子分離能力を高めるために通常反転防止用と
して、素子分離領域13の半導体基板の不純物濃度は活
性領域の不純物領域より高くしである。この部分15は
フィールド・ドープと呼ばれている。通常このフィール
ド・ドープ15は、溝を形成した後にイオン注入法で行
っているが、溝が深くなるに従いイオンが注入されない
部分が生じる様になった。これは第3図に示す様に、イ
オン注入の角度がチャネリング防止の為7“傾いている
ため、イオン注入のマスク用のレジスト23等が損害に
なりいわゆるシャドーイング効果によりイオン注入され
ない部分25が生じるためである。
小さくなっており、近年溝型素子分離またはトレンチ分
離が提案され研究されている。この溝型素子分離とは、
第2図に示す様にトランジスタ等の素子を形成する領域
であるいわゆる活性領域12を電気的に分離するいわゆ
る素子分離領域13として、溝14を形成したものであ
る。この溝14は深ければ深いほど素子分離能力が大き
くなる。素子分離能力を高めるために通常反転防止用と
して、素子分離領域13の半導体基板の不純物濃度は活
性領域の不純物領域より高くしである。この部分15は
フィールド・ドープと呼ばれている。通常このフィール
ド・ドープ15は、溝を形成した後にイオン注入法で行
っているが、溝が深くなるに従いイオンが注入されない
部分が生じる様になった。これは第3図に示す様に、イ
オン注入の角度がチャネリング防止の為7“傾いている
ため、イオン注入のマスク用のレジスト23等が損害に
なりいわゆるシャドーイング効果によりイオン注入され
ない部分25が生じるためである。
またこのシャドーイングを防止する為に回転イオン注入
法があるが、この方法は装置が複雑でコントロールが極
めて困難であるなど問題が多い。
法があるが、この方法は装置が複雑でコントロールが極
めて困難であるなど問題が多い。
また、半導体基板に垂直にイオン注入するいわゆる“零
度イオン注入法”は、溝の側壁にイオンが注入されにく
く問題が多い。
度イオン注入法”は、溝の側壁にイオンが注入されにく
く問題が多い。
この他にイオン注入法ではなく、薄形成後講側壁に不純
物元素を含む膜を形成し、その膜から溝側壁に不純物を
拡散するいわゆる拡散法もあるが、工程が複雑であり、
フィールド・ドープとして必゛要な量はせいぜい101
6〜10I@/Jの不純物量であるが、この程度の薄い
濃度を拡散法でコントロールする事も極めて困難である
。
物元素を含む膜を形成し、その膜から溝側壁に不純物を
拡散するいわゆる拡散法もあるが、工程が複雑であり、
フィールド・ドープとして必゛要な量はせいぜい101
6〜10I@/Jの不純物量であるが、この程度の薄い
濃度を拡散法でコントロールする事も極めて困難である
。
〔発明が解決しようとする問題点3
以上説明した様に、従来の溝型分離法では溝側壁部に均
一に、所望の不純物元素量をドーピングする事は極めて
困難であり、安定した素子分離特性を得る事ができなか
った。
一に、所望の不純物元素量をドーピングする事は極めて
困難であり、安定した素子分離特性を得る事ができなか
った。
c問題点を解決するための手段〕
上記問題点を解決するためにこの発明は、半導体基板に
溝を形成する前に、高エネルギーイオン注入装置を用い
て、不純物イオンを深くイオン注入する0次に半導体基
板に溝を形成する。
溝を形成する前に、高エネルギーイオン注入装置を用い
て、不純物イオンを深くイオン注入する0次に半導体基
板に溝を形成する。
あらかじめ不純物注入層を形成するので、溝の周辺が不
純物層で覆われるように溝を形成できる。
純物層で覆われるように溝を形成できる。
しかもイオン注入法で行なうので正確な濃度コントロー
ルを行なう事ができる。以上から素子分離領域の素子分
離能力を安定に高める事が可能となる。
ルを行なう事ができる。以上から素子分離領域の素子分
離能力を安定に高める事が可能となる。
本発明の基本は、溝を形成する前にフィールド・ドープ
層をイオン注入法で形成する事である。
層をイオン注入法で形成する事である。
本発明の実施例を第1図に基づいて詳細に説明する。第
1図(alに示す様に半導体基板1上に絶縁膜を2を形
成する。半導体基板はシリコン(Si)、ゲルマニウム
(Ge) 、ガリウムヒ素(GaP)インジウムリン(
[nP) 、ガリウムリン(GaP)等である。絶縁膜
2はシリコンの場合は熱酸化して得られるシリコン酸化
膜(SiO□)や化学気相成長(CVD)法によって形
成した絶縁膜である。その後フォトレジスト3等を塗布
して、素子骨#領域となるべき部分を窓明けし、このフ
ォトレジスト3をマスクにして絶縁膜2をエツチングす
る。絶縁膜2のエツチングはドライエツチング法でも良
いし、あるいは湿式法でも良い。
1図(alに示す様に半導体基板1上に絶縁膜を2を形
成する。半導体基板はシリコン(Si)、ゲルマニウム
(Ge) 、ガリウムヒ素(GaP)インジウムリン(
[nP) 、ガリウムリン(GaP)等である。絶縁膜
2はシリコンの場合は熱酸化して得られるシリコン酸化
膜(SiO□)や化学気相成長(CVD)法によって形
成した絶縁膜である。その後フォトレジスト3等を塗布
して、素子骨#領域となるべき部分を窓明けし、このフ
ォトレジスト3をマスクにして絶縁膜2をエツチングす
る。絶縁膜2のエツチングはドライエツチング法でも良
いし、あるいは湿式法でも良い。
次に第1図(blに示す様に、高エネルギーイオン注入
装置を用いて、窓明けされた半導体基板lに、リン(P
)、ヒ素(As)、アンチモン(Sb)あるいはボロン
(B)等の不純物イオンをイオン注入する。このイオン
注入は半導体基板1の表面から将来形成する溝の底の近
傍まで行なう。従って、10〜30Kevの低エネルギ
ーから数μmの深さまでイオン注入できる高エネルギー
までイオン注入する。 (例えば、ボロンをSi中に5
μmイオン注入するには、3Mevの加速エネルギーが
必要である)この時のイオン注入量は深さ方向へ均一な
濃度になる様に行う事もできるし、濃度分布をもたせる
事も可能である。加速エネルギーを低エネルギーから徐
々に連続的にエネルギーを上げ高エネルギーまでイオン
注入を行っても良いし、エネルギーを階段的に上げても
良い、あるいは高エネルギー側より低エネルギーへ下げ
て行っても良い、あるいは、もちろんエネルギーの取り
方を任意に行っても良い。
装置を用いて、窓明けされた半導体基板lに、リン(P
)、ヒ素(As)、アンチモン(Sb)あるいはボロン
(B)等の不純物イオンをイオン注入する。このイオン
注入は半導体基板1の表面から将来形成する溝の底の近
傍まで行なう。従って、10〜30Kevの低エネルギ
ーから数μmの深さまでイオン注入できる高エネルギー
までイオン注入する。 (例えば、ボロンをSi中に5
μmイオン注入するには、3Mevの加速エネルギーが
必要である)この時のイオン注入量は深さ方向へ均一な
濃度になる様に行う事もできるし、濃度分布をもたせる
事も可能である。加速エネルギーを低エネルギーから徐
々に連続的にエネルギーを上げ高エネルギーまでイオン
注入を行っても良いし、エネルギーを階段的に上げても
良い、あるいは高エネルギー側より低エネルギーへ下げ
て行っても良い、あるいは、もちろんエネルギーの取り
方を任意に行っても良い。
さて、イオン注入のマスクとなっているm緑1)2およ
びフォトレジスト3の全体の厚みは最大エネルギーでイ
オン注入を行っても半導体基板lに注入されない程度の
厚みが必要である。従って絶縁1!12とフォトレジス
ト3の間にイオン阻止能を大きな材料をはさむ事により
、全体の厚みを薄くする事もできる。また高エネルギー
側で打ち込む不純物イオンを故意に半導体基板lに入れ
、それを利用して半導体基板内にたとえばウェル等を形
成する事もできる。
びフォトレジスト3の全体の厚みは最大エネルギーでイ
オン注入を行っても半導体基板lに注入されない程度の
厚みが必要である。従って絶縁1!12とフォトレジス
ト3の間にイオン阻止能を大きな材料をはさむ事により
、全体の厚みを薄くする事もできる。また高エネルギー
側で打ち込む不純物イオンを故意に半導体基板lに入れ
、それを利用して半導体基板内にたとえばウェル等を形
成する事もできる。
次に第1図(C)に示す様に、反応性ドライエツチング
等の異方性エツチングを用い、絶縁膜2とフォトレジス
ト3をマスクにして、所望の深さの溝5を形成する。こ
の溝5がマスクに対して少しサイドエツチングしても、
通常はイオン注入の横方向ひろがりの方が大きいために
、第1図(C1に示す様に溝5の周辺にはフィールド・
ドープN4が形成されている。第1図−)でイオン注入
を行ってから、レジスト3を除去してアニールを行い注
入したイオンをある程度拡散させてから溝5を形成する
事も可能である。この場合のエツチング時のマスクは絶
縁膜2である。
等の異方性エツチングを用い、絶縁膜2とフォトレジス
ト3をマスクにして、所望の深さの溝5を形成する。こ
の溝5がマスクに対して少しサイドエツチングしても、
通常はイオン注入の横方向ひろがりの方が大きいために
、第1図(C1に示す様に溝5の周辺にはフィールド・
ドープN4が形成されている。第1図−)でイオン注入
を行ってから、レジスト3を除去してアニールを行い注
入したイオンをある程度拡散させてから溝5を形成する
事も可能である。この場合のエツチング時のマスクは絶
縁膜2である。
この後のプロセスは通常の溝型またはトレンチ素子分離
プロセスと同様である。たとえば、第1図1dlに示す
様に絶縁膜2を除去した後、半導体基板1を酸化する。
プロセスと同様である。たとえば、第1図1dlに示す
様に絶縁膜2を除去した後、半導体基板1を酸化する。
ここで丸め酸化等の方法を用いても良い0次に第1図(
81に示す様にCVD法で多結晶シリコン膜7を積層し
、溝内部を埋め込む。
81に示す様にCVD法で多結晶シリコン膜7を積層し
、溝内部を埋め込む。
もちろんこの埋め込む材料は多結晶シリコン膜ばかりで
なく、他の膜でも良い0次に第1図(f)に示すように
、エツチング等の方法を用いて半導体基板lの表面を平
坦化し、素子骨MwI域8と活性領域9とが形成される
。この後活性領域9の領域には半導体素子等が形成され
る事になる。
なく、他の膜でも良い0次に第1図(f)に示すように
、エツチング等の方法を用いて半導体基板lの表面を平
坦化し、素子骨MwI域8と活性領域9とが形成される
。この後活性領域9の領域には半導体素子等が形成され
る事になる。
本発明の重要な所は、イオン注入法であや0本発明では
半導体基板の表面から深い所までイオン注入するが、こ
の時のイオン注入装置は一台でも良いし、複数台用いて
も良い、すなわち低エネルギーの加速に適するイオン注
入装置を高エネルギーの加速に適するイオン注入装置と
を組合わせて使用しても良い。
半導体基板の表面から深い所までイオン注入するが、こ
の時のイオン注入装置は一台でも良いし、複数台用いて
も良い、すなわち低エネルギーの加速に適するイオン注
入装置を高エネルギーの加速に適するイオン注入装置と
を組合わせて使用しても良い。
本発明の第1図で用いた絶縁膜2は使用しなくてもイオ
ン注入層4と溝5が形成できればなくしても差し支えな
い。
ン注入層4と溝5が形成できればなくしても差し支えな
い。
ところで本発明に用いるマスクの厚みはイオン注入層の
深さあるいは溝の深さが深いほど厚くなるので、イオン
注入時のシャドーイングがやはり問題となる。この解決
方法として、前述した様にマスク材の一部にイオン阻止
能の大きな材料を使用しマスクの厚みを薄(する事や、
あるいはイオン注入の角度が半導体基板に対してできる
たけ垂直に近い所でイオン注入を行う、いわゆる“零度
イオン注入”を行う事が挙げられる。この零度イオン注
入の時、チャネリング効果を防止したい時は半導体基板
を薄い絶縁膜で覆ってからイオン注入を行えば良い。
深さあるいは溝の深さが深いほど厚くなるので、イオン
注入時のシャドーイングがやはり問題となる。この解決
方法として、前述した様にマスク材の一部にイオン阻止
能の大きな材料を使用しマスクの厚みを薄(する事や、
あるいはイオン注入の角度が半導体基板に対してできる
たけ垂直に近い所でイオン注入を行う、いわゆる“零度
イオン注入”を行う事が挙げられる。この零度イオン注
入の時、チャネリング効果を防止したい時は半導体基板
を薄い絶縁膜で覆ってからイオン注入を行えば良い。
“零度イオン注入”を本発明に用いても、イオン注入後
に溝が形成されるので、従来法でみられた溝側壁にフィ
ールド・ドープ層が形成されないという事はなく、所望
の濃度のフィールド・ドープ層が形成される。
に溝が形成されるので、従来法でみられた溝側壁にフィ
ールド・ドープ層が形成されないという事はなく、所望
の濃度のフィールド・ドープ層が形成される。
さて、本発明は溝型素子分離用として説明したが溝型キ
ャパシタも同様な方法で形成できる事は言うまでもない
。
ャパシタも同様な方法で形成できる事は言うまでもない
。
この発明は以上説明したように、フィールド・ドープ層
を形成してから、溝を形成するので溝の周囲は完全にフ
ィールド・ドープ層で囲まれるようにできるヵさらに必
要に応じて溝の深さ方向の溝側壁のフィールド・ドープ
層の濃度をコントロールできるので、最適な構造の溝を
形成できる。
を形成してから、溝を形成するので溝の周囲は完全にフ
ィールド・ドープ層で囲まれるようにできるヵさらに必
要に応じて溝の深さ方向の溝側壁のフィールド・ドープ
層の濃度をコントロールできるので、最適な構造の溝を
形成できる。
従って、素子分離特性の極めて優れた素子分離を実現で
きる。
きる。
第1図は、本発明の半導体装置の製造方法の工程順を示
す断面図、第2図は従来の半導体装置を示す断面図、第
3図はイオン注入のシャドーイング効果を示す半導体装
置の断面図である。 1、1).12・・・半導体基板 2.22・・・・・絶縁膜 3.23・・・・・フォトレジスト 4.1524 ・・・イオン注入層あるいはフィール
ド・ドープ層 5.14・・・・・溝 6・・・・・・・酸化膜 7・・・・・・・多結晶シリコン膜 8.13・・・・・素子分離領域 9.12・・・・・活性領域 25・・・・・・・イオン注入されない部分以上 出願人 セイコー電子工業株式会社 本弗I!Hの:#導伴装置の製造ガ決の工程l頃と示す
討面図第1図
す断面図、第2図は従来の半導体装置を示す断面図、第
3図はイオン注入のシャドーイング効果を示す半導体装
置の断面図である。 1、1).12・・・半導体基板 2.22・・・・・絶縁膜 3.23・・・・・フォトレジスト 4.1524 ・・・イオン注入層あるいはフィール
ド・ドープ層 5.14・・・・・溝 6・・・・・・・酸化膜 7・・・・・・・多結晶シリコン膜 8.13・・・・・素子分離領域 9.12・・・・・活性領域 25・・・・・・・イオン注入されない部分以上 出願人 セイコー電子工業株式会社 本弗I!Hの:#導伴装置の製造ガ決の工程l頃と示す
討面図第1図
Claims (5)
- (1)半導体基板の溝を形成すべき領域にイオン注入を
行いイオン注入層を形成した後に、溝を形成する事を特
徴とする半導体装置の製造方法。 - (2)前記イオン注入層を形成する工程が、半導体基板
の表面に絶縁膜を形成する工程と、フォトレジストを塗
布し溝を形成すべき領域を窓明けする工程と、前記絶縁
膜をエッチングする工程と、低エネルギーから高エネル
ギーまでの範囲でイオン注入し前記窓明けされた部分に
イオン注入層を形成する工程とからなり、窓明けされた
部分の半導体基板をエッチングし溝を形成する特許請求
の範囲第1項記載の半導体装置の製造方法。 - (3)前記溝部の周囲がイオン注入層で覆われるように
イオン注入する特許請求の範囲第1項または第2項記載
の半導体装置の製造方法。 - (4)イオン注入の時のマスクとなる部分にイオン阻止
能の大きな材料を用いる特許請求の範囲第1項または第
2項記載の半導体装置の製造方法。 - (5)半導体基板に対して垂直な方向から±5度以内の
注入角度でイオン注入する特許請求の範囲第1項または
第2項記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62284856A JPH01125935A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
US07/269,437 US5118636A (en) | 1987-11-11 | 1988-11-09 | Process for forming isolation trench in ion-implanted region |
EP19880310576 EP0316165A3 (en) | 1987-11-11 | 1988-11-10 | A method of trench isolation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62284856A JPH01125935A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01125935A true JPH01125935A (ja) | 1989-05-18 |
Family
ID=17683916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62284856A Pending JPH01125935A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5118636A (ja) |
EP (1) | EP0316165A3 (ja) |
JP (1) | JPH01125935A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1987
- 1987-11-11 JP JP62284856A patent/JPH01125935A/ja active Pending
-
1988
- 1988-11-09 US US07/269,437 patent/US5118636A/en not_active Expired - Lifetime
- 1988-11-10 EP EP19880310576 patent/EP0316165A3/en not_active Withdrawn
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EP0316165A2 (en) | 1989-05-17 |
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