KR100480554B1 - 반도체장치의트렌치소자분리형성방법 - Google Patents

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Abstract

반도체 장치의 트렌치 소자 분리 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성하고, 식각 저지층 패턴을 마스크로 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성한다. 이후에 트렌치가 형성된 반도체 기판에 웰(well) 이온 주입, 채널 스톱(channel stop) 이온 주입 및 문턱 전압(Vth) 조절을 위한 이온 주입 공정들을 수행한다. 이후에, 트렌치를 채우는 절연층 패턴을 형성한다. 또는 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성하고 식각 저지층 패턴이 형성된 반도체 기판에 웰, 채널 스톱 및 문턱 전압 조절을 위한 불순물 농도 프로파일을 형성하는 이온 주입 공정들을 수행한다. 연후에, 식각 저지층 패턴을 마스크로 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하고 트렌치를 채우는 절연층 패턴을 형성한다.

Description

반도체 장치의 트렌치 소자 분리 형성 방법{Manufacturing method of trench isolation for semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 트렌치 소자 분리 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 소자 분리 영역의 폭이 점차 줄어드는 추세이다. 이에 따라 국부 산화(local oxidation of silicon; 이하 "LOCOS"라 한다) 방법과 같은 열 산화층을 이용하는 소자 분리 방법은 그 한계에 이르고 있고, 트렌치를 이용하는 트렌치 소자 분리(trench isolation) 방법이 제안되고 있다.
한편, 반도체 장치의 전기적 작동을 위해서 소자 분리를 형성하는 공정과 함께 반도체 기판에 불순물을 주입하는 이온 주입 공정이 수반된다. 상기 이온 주입 공정은 반도체 기판 내에 웰(well)을 형성하는 웰 이온 주입(well ion implantation) 공정, 채널 스톱(channel stop)을 목적으로 하는 채널 스톱 이온 주입(channel stop ion implantation) 공정 및 문턱 전압(Vth;threshold voltage) 조절을 위한 문턱 전압 조절 이온 주입(Vth adjust ion implantation) 공정 등과 같은 공정이다.
도 1은 종래의 반도체 장치의 트렌치 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이고, 도 2는 도 1의 A 및 B에서의 불순물 농도 프로파일을 나타낸 도면이다.
먼저, 종래의 트렌치 소자 분리 형성 방법은 반도체 기판(10) 상에 트렌치(20)를 형성한다. 이후에 상기 트렌치(20)를 채우는 절연층 패턴(30)을 형성한다. 이후에 상기 반도체 기판(10) 내에 불순물을 이온 주입 공정을 이용하여 도 2에 도시한 바와 같은 불순물 농도 프로파일(doping profile;A, B)을 형성한다. 상기 이온 주입 공정으로는 상기 웰 이온 주입 공정, 채널 스톱 이온 주입 공정 및 문턱 전압 조절 이온 주입 공정을 예로 들 수 있다.
상기와 같은 각각의 이온 주입 공정은 기본적으로 다음과 같이 각각 수행된다. 먼저, 상기 절연층 패턴(30)이 형성된 결과물 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 연이어, 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판(10) 내에 불순물을 이온 주입한다. 이후에 상기 포토레지스트 패턴을 제거한다. 이러한 방법으로 각각의 이온 주입 공정이 수행된다. 따라서 이러한 방법을 반복하여 반도체 장치에서 요구되는 불순물 농도 프로파일을 구현한다.
예를 들어, 도 2에 도시한 불순물 농도 프로파일(A, B)은 상기한 웰 이온 주입 공정, 채널 스톱 이온 주입 공정 및 문턱 전압 조절 이온 주입 공정을 차례로 수행하여 구현한 불순물 농도 프로파일이다. 즉, F로 지칭되는 웰 피크(well peak)를 얻기 위해서 한 번의 제1포토레지스트 패턴(도시되지 않음)을 형성하고 이온 주입한 후 제1포토레지스트 패턴을 제거하는 이온 주입 공정을 수행한다. 이후에 E로 지칭되는 채널 스톱 피크(channel stop peak), 즉, 채널 스톱을 위한 불순물 농도 피크를 얻기 위해서 요구되는 조건에 적절한 제2포토레지스트 패턴(도시되지 않음)을 형성하고 이온 주입 한 후 다시 제거하는 공정을 다시 한 차례 수행해야 한다. 이후에, 문턱 전압 조절 피크(Vth adjust peak;D)를 얻기 위해 또 한 차례의 이온 주입 공정을 진행한다. 이에 따라 도 2에서와 같은 불순물 농도 프로파일(A, B)을 얻기 위해서는 적어도 세 번의 포토레지스트 패턴을 제거하는 공정이 필요하다.
이때, 상기 포토레지스트 패턴들을 제거하는 공정은 상기 포토레지스트 패턴들을 애슁(ashing)하고 화학 용액을 이용하는 세정하는 방법으로 이루어진다. 따라서 상기 화학 용액에 의해 상기 트렌치(20)를 채우는 절연층 패턴(30)이 침해될 수 있다. 이러한 침해에 의해 그루브(groove) 또는 에지 디핑(edge dipping;C)과 같이 절연층 패턴(30)이 주저앉는 결함이 발생한다.
이제까지 이온 주입 공정이 웰 이온 주입 공정, 채널 스톱 이온 주입 공정 및 문턱 전압 조절 이온 주입 공정의 세 가지로 이루어지는 경우를 고려하였다. 그러나, 반도체 장치가 고집적화 되어 소자의 크기가 급격히 감소되고, 또한 저 전력화 및 고속화 등의 작동 특성 향상 등의 이유로 소자의 전기적 안정성이 더욱 요구되고 있어 전기적 안정화의 목적으로 트리플 웰(tripple well)을 이용하거나 다양한 문턱 전압의 조절이 요구되고 있다. 이에 따라, 상기 이온 주입 공정은 다양한 목적의 이온 주입 공정이 순차적으로 수행되어야 함이 요구되어 진다. 즉, 적어도 5 내지 6 차례의 이온 주입 공정의 수행이 요구되어지고 있다.
따라서, 상기 포토레지스트 패턴의 제거 공정 또한 동수로 증가함으로 상기한 절연층 패턴(30)에서 디핑 등과 같은 결함의 발생 확률은 더욱 높아지고 있다. 상기한 결함에 의해 절연층 패턴(30)의 표면은, 특히 좁은 크기의 셀 영역에서는 상기 절연층 패턴(30)이 반도체 기판(10)의 상기 절연층 패턴(30)에 의해 소자 분리된 영역, 즉 활성 영역의 표면보다 낮게 주저앉게된다. 이는 하부의 문턱 트랜지스터 누설 전류(threshold transistor leakage current)를 증가시킴으로써 반도체 장치, 특히, DRAM(Dynamic Random Access Memory) 장치의 리프레시(refresh) 특성 열화, 트랜지스터에 대해서는 스탠바이 전류(stand by current) 증가 및 작동 결함 등을 야기시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소자 분리의 역할을 하는 절연층 패턴의 침해를 방지하여 디핑과 같은 절연층 패턴 결함의 발생을 방지할 수 있어 보다 양호한 전기적 특성을 구현할 수 있는 반도체 장치의 트렌치 소자 분리 형성 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성하고, 상기 식각 저지층 패턴을 마스크로 상기 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성한다. 이후에 상기 트렌치가 형성된 반도체 기판에 웰 이온 주입 공정, 채널 스톱 이온 주입 공정, 문턱 전압 조절 이온 주입 공정 및 그 조합인 이온 주입 공정 등과 같은 이온 주입 공정들을 수행한다. 이후에, 상기 트렌치를 채우는 절연층 패턴을 형성한다. 이때, 상기 식각 저지층 패턴 상에 화학 기상 증착 방법으로 상기 트렌치를 채우는 절연층을 형성하고, 상기 절연층을 화학적 기계적 연마 방법으로 연마하여 상기 절연층 패턴을 형성한다.
또한, 상기한 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성한다. 연후에 상기 식각 저지층 패턴이 형성된 반도체 기판에 웰 이온 주입 공정, 채널 스톱 이온 주입 공정, 문턱 전압 조절 이온 주입 공정 및 그 조합인 이온 주입 공정 등과 같은 이온 주입 공정들을 수행한다. 연후에, 상기 식각 저지층 패턴을 마스크로 상기 반도체 기판 상을 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 절연층 패턴을 형성한다.
본 발명에 따르면, 반도체 기판 내에 불순물 농도 프로파일을 형성하는 이온 주입 공정을 수행하는 단계를 트렌치를 채우는 절연층 패턴을 형성하는 단계 이전에 수행하거나, 트렌치를 형성하는 단계 이전에 수행함으로써 종래의 상기 불순물농도 프로파일을 형성하는 이온 주입 공정을 수행하는 단계에서 발생할 수 있는 디핑과 같은 절연층 패턴의 결함 발생을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
반도체 장치를 제조하는 데에는 적어도 5 내지 6가지 이상의 목적을 가지는 이온 주입 공정이 요구되나, P 웰 이온 주입 공정, N 웰 이온 주입 공정 및 셀 문턱 조절 이온 주입 공정의 세 가지로 이루어지는 이온 주입 공정에 대해서 본 실시예를 설명한다.
도 3 내지 도 8은 본 발명의 제1실시예에 의한 트렌치 소자 분리 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 반도체 기판(100) 상에 식각 저지층 패턴(200)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판(100) 상에 제1절연층을 도포한다. 상기 제1절연층으로 질화층(SiN) 또는 질화층과 HTO(High Temperature Oxide)층과 같은 산화층(220)의 이중층을 이용한다. 이후에 상기 제1절연층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후에 상기 포토레지스트 패턴을 마스크로 상기 반도체 기판(100)에 설정될 셀 영역(cell region;G) 및 주변 회로 영역( Core & Peri region;H)에서 각기 요구되는 패턴이 형성되도록 상기 제1절연층을 식각하여 질화층 패턴(210) 또는 질화층 패턴(210)과 산화층 패턴(230)으로 이루어지는 식각 저지층 패턴(200)을 형성한다. 이때, P 웰(P well;I)과 N 웰(N well;J)의 트윈 웰(twin well)을 이용하는 CMOS 구조의 반도체 장치를 고려한다. 상기 식각 저지층 패턴(200)과 상기 반도체 기판(100)과의 계면에서의 스트레스(stress)의 완화를 위해서 상기 식각 저지층 패턴(200)의 하부층으로 패드 산화층(pad oxide layer;도시되지 않음)을 더 형성할 수 있다. 이후에 상기 포토레지스트 패턴을 제거한다.
도 4는 반도체 기판(100)에 트렌치(300)를 형성하는 단계를 나타낸다.
상기 식각 저지층 패턴(200)을 마스크로 상기 반도체 기판(100)의 노출된 영역을 식각한다. 이때, 습식 식각 또는 건식 식각 방법을 이용한다. 바람직하게는 플라즈마(plasma)를 이용하는 건식 식각 방법으로 상기 반도체 기판(100)의 노출된 영역을 식각하여 트렌치(300)를 형성한다.
도 5는 반도체 기판(100) 상에 P 웰 이온 주입 공정을 수행하는 단계를 나타낸다.
본 실시예의 이온 주입 공정은 P 웰 이온 주입 공정, N 웰 이온 주입 공정 및 셀 문턱 조절 이온 주입 공정으로 이루어진다고 가정한다. 먼저, 상기 식각 저지층 패턴(200) 및 트렌치(300)를 뒤덮는 제1이온 차폐층, 예컨대 포토레지스트층을 도포하고 패터닝하여 반도체 기판(100) 상, 즉 P 웰 영역(I)을 노출시키는 포토레지스트 패턴을 형성한다. 이때, 상기 트렌치(300)를 형성할 때 형성된 포토 얼라인 마크(photo align mark)를 이용할 수 있어, 별도의 얼라인 마크를 형성하는 공정을 배제할 수 있다. 따라서, 포토 얼라인 문제의 발생을 방지할 수 있다. 이와 같이 하여 불순물을 주입할 반도체 기판(100) 상을 노출시키는 제1이온 차폐층 패턴(410)을 형성한다.
이후에, 상기 제1이온 차폐층 패턴(410)을 마스크로 반도체 기판(100)의 노출되는 영역에 불순물을 이온 주입한다. 예컨대, 트윈 웰(twin well)을 이용한 CMOS 구조의 반도체 장치를 형성하는 경우에는 상기 제1이온 차폐층 패턴(410)에 의해 노출되는 반도체 기판(100), 즉, P 웰 영역(I)에 P형 불순물을 이온 주입하여 NMOS 트랜지스터의 P 웰을 형성한다. 이와 같이 웰 형성 이온 주입 공정을 수행한다.
이후에, 상기 제1이온 차폐층 패턴(410), 즉, 포토레지스트 패턴을 애슁하고 습식 세정 방법으로 제거한다. 이때, 종래와는 달리 트렌치(300)에 절연층 패턴(200)이 형성되어 있지 않은 상태이므로 종래의 디핑과 같은 절연층 패턴 결함의 발생이 없다. 이후에, 다른 제1이온 차폐층 패턴(도시되지 않음)을 상기 반도체 기판(100) 상에 형성하여 NMOS문턱 전압 조절 이온 공정을 수행하는 단계를 더 부가할 수 있다. 또한 채널 스톱 이온 주입 공정을 더 부가할 수 있다.
도 6은 반도체 기판(100)에 N 웰 이온 주입 공정을 수행하는 단계를 나타낸다.
상기 결과물 상에 제2이온 차폐층, 예컨대 포토레지스트층을 도포하고 패터닝하여 반도체 기판(100) 상, 예컨대 N 웰 영역(J)을 노출시키는 포토레지스트 패턴, 즉, 제2이온 차폐층 패턴(430)을 형성한다. 상기 제2이온 차폐층 패턴(430)을 마스크로 상기 반도체 기판(100)에 PMOS 트랜지스터의 N 웰을 형성하기 위한 불순물을 이온 주입하는 N 웰 이온 주입 공정을 수행한다. 이때, 도 5에서 설명한 바와 같이 채널 스톱 이온 주입 공정 및 PMOS 문턱 전압 조절 이온 주입 공정을 부가하여 더 수행할 수 있다. 이후에 상기 포토레지스트 패턴, 즉, 제2이온 차폐층 패턴(430)을 제거한다. 이와 같이 하여 N 웰 이온 주입 공정을 수행한다.
도 7은 반도체 기판(100)에 셀 문턱 전압 조절 이온 주입 공정을 수행하는 단계를 나타낸다.
상기 반도체 기판(100) 상의 일부, 예컨대 셀 영역(G)을 노출시키는 제3이온 차폐층 패턴(450)을 형성한다. 이후에 상기 셀 영역(G)에 불순물을 주입하여 셀 문턱 전압 조절 이온 주입 공정을 수행한다. 이후에 상기 제3이온 차폐층 패턴(410)을 제거한다.
도 8은 트렌치(300)를 채우는 절연층 패턴(500)을 형성하는 단계를 나타낸다.
상기 트렌치(300)가 형성된 반도체 기판(100) 상에 제2절연층을 화학 기상 증착(CVD;Chemical Vapor Deposition) 방법으로 도포한다. 상기 제2절연층으로는 HTO(High Temperature Oxide)층, USG(Undoped Silicate Glass)층, SOG(Spin On Glass)층, BPSG(BoroPhosphoSilicate Glass)층 및 PSG(PhosphoSilicate Glass)층 등과 같은 산화층 또는 유리질층을 이용한다. 이후에 상기 제2절연층 상을 에치 백(etch back) 또는 화학적 기계적 연마(CMP;Chemical Mechanical Polishing)방법을 이용하여 평탄화하여 상기 제1절연층 패턴을 형성한다. 동시에, 상기 식각 저지층 패턴(200)을 제거한다.
상기한 바와 같이 트렌치(300)에 절연층 패턴(500)을 채우기 전에 P 웰 이온 주입 공정, N 웰 이온 주입 공정 및 셀 문턱 조절 이온 주입 공정과 같은 이온 주입 공정을 먼저 수행함으로써 상기 이온 주입 공정 중의 습식 세정 단계 등에 의해서 상기 절연층 패턴(500)이 침해될 수 없다. 따라서 종래와 같은 상기 습식 세정 단계에 의한 디핑 및 그루브와 같은 결함의 발생을 방지할 수 있다. 따라서 문턱 누설 전류의 증가에 의한 DRAM 장치의 리프레시 특성 열화를 방지할 수 있다. 또한 주변 회로 트랜지스터에 대해서는 스탠바이 전류 증가 또는 작동 불량을 방지할 수 있다.
도 10은 도 8의 K와 L에서의 불순물 농도 프로파일을 나타낸다.
상기 도 5 내지 도 7에서 설명한 바와 같은 방법으로 반도체 기판에 불순물을 이온 주입 공정을 수행한다. 또한 채널 스톱 이온 공정을 더 수행하여 반도체 기판(100) 내에 불순물 프로파일을 형성한다. 또한, 도 8의 K와 L과 같은 위치에서의 불순물 농도 프로파일을 나타낸다. 도 2에 도시한 종래의 트렌치 소자 분리를 이용한 반도체 장치 제조 방법에서의 불순물 농도 프로파일(A, B)과 비교할 때 소자 분리 아래의 불순물 농도 프로파일 L은 종래의 소자 분리 아래의 불순물 농도 프로파일 B와 동일하다고 할 수 있다.
반면에 활성 영역 아래의 불순물 농도 프로파일 K는 종래의 활성 영역 아래의 불순물 농도 프로파일 A와 비교할 때 벌크(bulk) 방향으로의 웰 피크(F´)가 종래의 웰 피크(F) 보다 얕은 위치에 존재한다. 따라서, 벌크 방향으로 웰 불순물 농도를 상대적으로 낮출 수 있다. 이러한 상대적으로 벌크 방향으로 낮은 웰 불순물 농도를 나타내는 것은 누설 전류 및 반도체 장치 중 DRAM(Dynamic Random Access Memory) 장치의 리프레시(refresh) 특성을 개선시킬 수 있다.
도 9는 본 발명의 제2실시예에 의한 트렌치 소자 분리 형성 방법을 설명하기 위해서 도시한 단면도이다.
상기한 제1실시예는 반도체 기판(100)에 트렌치(300)를 형성한 이후에 이온 주입 공정을 수행하고, 그 연후에 상기 트렌치(300)를 채우는 절연층 패턴(500)을 형성하는 단계를 수행한 데 비해서, 이하 설명되는 제2실시예는 반도체 기판(100)에 트렌치(300)를 형성하기에 앞서 이온 주입 공정을 수행하고, 그 연후에 트렌치(300)를 형성하고 상기 트렌치(300)를 채우는 절연층 패턴(500)을 형성한다. 이때, 도면의 각 부분을 나타내는 기호는 동일한 부분을 나타내고, 이온 주입 공정은 제1실시예에서와 동일하게 P 웰 이온 주입 공정, N 웰 이온 주입 공정 및 셀 문턱 조절 이온 주입 공정으로 이루어지는 이온 주입 공정을 고려한다.
먼저, 도 1에 도시한 바와 같이 반도체 기판(100) 상에 식각 저지층 패턴(200)을 형성한다. 이후에 상기 도 10에 도시한 바와 같이 상기 식각 저지층 패턴(200)을 뒤덮는 제1이온 차폐층 패턴(410), 예컨대 포토레지스트 패턴을 형성한다. 이후에 상기 제1이온 차폐층 패턴(410)에 의해 노출되는 반도체 기판(100)에 불순물을 주입하는 P 웰 이온 주입 공정을 수행한다. 즉, 도 5에서 설명한 바와 같은 방법으로 제1이온 주입 공정을 수행한다. 이후에 도 6과 도 7에서 설명한 바와 같이 제2이온 차폐층 패턴(430) 및 제3이온 차폐층 패턴(450)을 상기 식각 저지층 패턴(200)이 형성된 반도체 기판(100) 상에 형성하고 N 웰 이온 주입 공정 및 셀 문턱 전압 조절 공정을 수행한다.
이와 같이 이온 주입 공정을 수행한 후 도 3에서 설명한 바와 같이 상기 식각 저지층 패턴(200)을 마스크로 상기 반도체 기판(100)의 노출되는 영역을 식각하여 트렌치(300)를 형성한다. 이후에 도 8에서 설명한 바와 같이 상기 트렌치(300)를 채우는 절연층 패턴(500)을 형성한다. 이와 같이 트렌치(300)를 형성하기 이전에 상기 반도체 기판(100)에 불순물을 이온 주입하여 불순물 프로파일을 형성하기 때문에 종래의 그루브 또는 디핑과 같은 결함의 발생을 방지할 수 있다. 따라서 문턱 누설 전류의 증가에 의한 DRAM 장치의 리프레시 특성 열화를 방지할 수 있다. 또한 주변 회로 트랜지스터에 대해서는 스탠바이 전류 증가 또는 작동 불량을 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 바와 같이 본 발명은 트렌치를 형성하고 상기 트렌치를 채우는 절연층 패턴을 형성하기 이전에 상기 반도체 기판에 불순물 농도 프로 파일을 형성하는 이온 주입 공정을 수행함으로써 이온 주입 공정 시 이온 차폐층을 제거할 때 발생할 수 있는 그루브 또는 디핑과 같은 상기 절연층 패턴의 결함 발생을 방지할 수 있다.
또한 본 발명은 트렌치를 형성하기 이전에 식각 저지층 패턴을 형성한 직후, 상기 반도체 기판에 불순물 농도 프로파일을 형성하는 이온 주입 공정을 수행함으로써 이온 주입 공정 시 이온 차폐층을 제거할 때 발생할 수 있는 그루브 또는 디핑과 같은 상기 절연층 패턴의 결함 발생을 방지할 수 있다.
따라서, 상기 절연층 패턴의 표면이 활성 영역의 표면 보다 낮게 주저앉으므로 해서 발생하는 문턱 누설 전류의 증가에 의한 DRAM 장치의 리프레시 특성 열화를 방지할 수 있다. 또한 주변 회로 트랜지스터에 대해서는 스탠바이 전류 증가 또는 작동 불량을 방지할 수 있다.
도 1은 종래의 반도체 장치의 트렌치 소자 분리 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이다.
도 2는 도 1의 A 및 B에서의 불순물 농도 프로파일을 나타낸 도면이다.
도 3 내지 도 8은 본 발명의 제1실시예에 의한 반도체 장치의 트렌치 소자 분리 형성 방법을 설명하기 위해서 도시한 단면도들이다.
도 9는 본 발명의 제2실시예에 의한 반도체 장치의 트렌치 소자 분리 형성 방법을 설명하기 위해서 도시한 단면도이다.
도 10은 도 8의 K와 L에서의 불순물 농도 프로파일을 나타낸다.

Claims (3)

  1. 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성하는 단계;
    상기 식각 저지층 패턴을 마스크로 상기 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 반도체 기판에 웰(well) 이온 주입, 채널 스톱(channel stop) 이온 주입 및 문턱 전압(Vth) 조절을 위한 이온 주입 공정들을 수행하는 단계; 및
    상기 트렌치를 채우는 절연층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 형성 방법.
  2. 제1항에 있어서,
    상기 절연층 패턴을 형성하는 단계는
    상기 식각 저지층 패턴 상에 화학 기상 증착 방법으로 상기 트렌치를 채우는 절연층을 형성하는 단계; 및
    상기 절연층을 화학적 기계적 연마 방법으로 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 형성 방법.
  3. 반도체 기판 상에 활성 영역과 소자 분리 영역을 설정하는 식각 저지층 패턴을 형성하는 단계;
    상기 식각 저지층 패턴이 형성된 반도체 기판에 웰(well) 이온 주입, 채널 스톱(channel stop) 이온 주입 및 문턱 전압(Vth) 조절을 위한 이온 주입 공정들을 수행하는 단계;
    상기 식각 저지층 패턴을 마스크로 상기 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 형성 방법.
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