JPS5846647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5846647A JPS5846647A JP14379881A JP14379881A JPS5846647A JP S5846647 A JPS5846647 A JP S5846647A JP 14379881 A JP14379881 A JP 14379881A JP 14379881 A JP14379881 A JP 14379881A JP S5846647 A JPS5846647 A JP S5846647A
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- JP
- Japan
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- boron
- film
- impurity
- oxide film
- etching
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。
４！導体としてシリコンを用いた半導体装置、特にＭＯ
８型半導体装置においては寄生チャネルによる絶縁不良
をなくし、かつ寄生容量を小さくするために素子間のい
わゆるフィールド領域に厚い、酸化膜を形成する事が行
われている。
８型半導体装置においては寄生チャネルによる絶縁不良
をなくし、かつ寄生容量を小さくするために素子間のい
わゆるフィールド領域に厚い、酸化膜を形成する事が行
われている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯｘ法がある。
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばＢＯｘ法がある。
ＢＯＸ法に代表される基板をエツチングした後、酸化膜
を埋め込む素子間分離法は素子分離後、基板表面がほぼ
平坦になり、しかも分離領域の寸法は一度のマスク合せ
で決められる。そのため高集積化された集積回路を製作
する上で非常に有効な素子分離技術である。
を埋め込む素子間分離法は素子分離後、基板表面がほぼ
平坦になり、しかも分離領域の寸法は一度のマスク合せ
で決められる。そのため高集積化された集積回路を製作
する上で非常に有効な素子分離技術である。
ＢＯＸ法を第１図を用いて簡単に説明する。
第１図（ａ）に示すように、比抵抗５〜５００ａｍ程度
のＰ （１０Ｇ）シリコン基板（１）を用意する。
のＰ （１０Ｇ）シリコン基板（１）を用意する。
次に熱鹸化膜（２）を形成し、その上にマスク材となる
第一の躾、例えばＡｌ膜（３）を堆積し、通常の写真食
刻工程によってレジストｆｉｌｌ （，４）で素子形成
予定領域上を覆いＡＪ膜（３）および熱酸化１１（２）
をパターニングする。次に（ｂ）図に示すように／ｌ躾
（３）をマスクにしてシリコン基板（１）をエツチング
しフィールド領域に凹部をつくる。次に同じマスクを用
いてフィールド領域の凹部底面にボロンをイオン注入（
５）する。
第一の躾、例えばＡｌ膜（３）を堆積し、通常の写真食
刻工程によってレジストｆｉｌｌ （，４）で素子形成
予定領域上を覆いＡＪ膜（３）および熱酸化１１（２）
をパターニングする。次に（ｂ）図に示すように／ｌ躾
（３）をマスクにしてシリコン基板（１）をエツチング
しフィールド領域に凹部をつくる。次に同じマスクを用
いてフィールド領域の凹部底面にボロンをイオン注入（
５）する。
次に（Ｃ）図に示すようにフィールド領域の溝を酸化膜
（６）で、はぼ平坦になるまで埋め込む。
（６）で、はぼ平坦になるまで埋め込む。
酸化膜の埋め込み方法としては、次に述べるような２段
、ｌＩＩ！ｉの埋め込み技術を用いる。即ち第一段階に
おいては、Ａｌ膜（３）を残したまま半導体表向全面に
例えばプラズマＣＶＤ５ ｔ ０２１１を堆積する。次
に例えば、緩衝弗酸で、プラズマＣＶＤ５ｉ０２躾を一
部工′ツチングすると、上記凹部側面に堆積したプラズ
マ、ＣＶＤ５ ｉ ０２ ＩＩはエツチング速、度が速
いために選択的に除去されてしまう。
、ｌＩＩ！ｉの埋め込み技術を用いる。即ち第一段階に
おいては、Ａｌ膜（３）を残したまま半導体表向全面に
例えばプラズマＣＶＤ５ ｔ ０２１１を堆積する。次
に例えば、緩衝弗酸で、プラズマＣＶＤ５ｉ０２躾を一
部工′ツチングすると、上記凹部側面に堆積したプラズ
マ、ＣＶＤ５ ｉ ０２ ＩＩはエツチング速、度が速
いために選択的に除去されてしまう。
その後、Ａｌ膜を例えばＮ２ Ｓｏ嗜とＮ２０２の混液
で除去すると、／Ｉｌｌ上のプラズマＣＶＤ５ｉ０２躾
もリフトオフされ、結局フィールドの凹部は周辺にのみ
細いＶ字溝を残して上記プラズマ５１０２膜で埋め込ま
れる。次に全面にｃｖＤＳ ｌ ０２１１ヲ堆１ｍシ、
ＣＶＤ５ Ｉ ０２ ｍ（１）表Ｉｉ！レジスト躾て平
坦化し、レジストとＣＶＤ５１０２膜のエツチング速度
が等しくなるようなエツチング条件で、素子形成領域の
シリコン基板が露出するまでエツチングすると、上記周
辺の細いＶ字溝はＣＶＤ５ ｉ ０２膜で埋め込まれ、
結果として（Ｃ）図に示すように、フィールド領域の四
部はほぼ平坦に酸化膜で埋め込まれる。その後は、素子
形成領域に所望の素子を形成する。例えばＭ゛Ｏ８型Ｏ
８ンジスタを試作した場合を（ｄ）図に示す。（ｄ）図
においてはゲート酸化膜（７）とゲート電極材料である
ｐｏｌｙｓ ｉ ＩＩＩ （８）を示している。図面と
は垂直方向にそれぞれソースとドレインになる拡散層が
ある（図面では省略） （ｄ）図はＭＯＳトランジスタ
のトランジスタ幅Ｗ方向に切断した場合の断面図を示し
ており、フィールド酸化膜（６）の間隔がトランジスタ
幅Ｗを表わす事になる。しかしながら、このような従来
のＢＯｘ法による素子分離においてはフィールドに形成
した凹部の側壁には反転を防止するためのボロンのイオ
ン注入が行われていない。そのため、上記側壁において
は、寄生チャネルが形成されやすくなり、特にゲート電
極（８）によって側面の上部にｕＭＯＳトランジスタの
閾値電圧より低いゲ・ −ト電圧で寄生チャネルが形
成されてしまう。この様子を示し′たのが第２図である
。第２図は試作したトランジスタのサブ・スレシホール
ド特性（、１Ｇ（ＩＩ Ｄ−Ｖ Ｇ特性）を示したもの
で、本来の特性■に上記溝部側面でできる寄生トランジ
スタの特性■が加算されるため、実線で示すようなキン
クを持った特性が現われる。このように従来、上記凹部
側面にできる寄生トランジスタはＯＦＦ状態でのリーク
電流の原因となり素子−特性を劣化させる事になる。
で除去すると、／Ｉｌｌ上のプラズマＣＶＤ５ｉ０２躾
もリフトオフされ、結局フィールドの凹部は周辺にのみ
細いＶ字溝を残して上記プラズマ５１０２膜で埋め込ま
れる。次に全面にｃｖＤＳ ｌ ０２１１ヲ堆１ｍシ、
ＣＶＤ５ Ｉ ０２ ｍ（１）表Ｉｉ！レジスト躾て平
坦化し、レジストとＣＶＤ５１０２膜のエツチング速度
が等しくなるようなエツチング条件で、素子形成領域の
シリコン基板が露出するまでエツチングすると、上記周
辺の細いＶ字溝はＣＶＤ５ ｉ ０２膜で埋め込まれ、
結果として（Ｃ）図に示すように、フィールド領域の四
部はほぼ平坦に酸化膜で埋め込まれる。その後は、素子
形成領域に所望の素子を形成する。例えばＭ゛Ｏ８型Ｏ
８ンジスタを試作した場合を（ｄ）図に示す。（ｄ）図
においてはゲート酸化膜（７）とゲート電極材料である
ｐｏｌｙｓ ｉ ＩＩＩ （８）を示している。図面と
は垂直方向にそれぞれソースとドレインになる拡散層が
ある（図面では省略） （ｄ）図はＭＯＳトランジスタ
のトランジスタ幅Ｗ方向に切断した場合の断面図を示し
ており、フィールド酸化膜（６）の間隔がトランジスタ
幅Ｗを表わす事になる。しかしながら、このような従来
のＢＯｘ法による素子分離においてはフィールドに形成
した凹部の側壁には反転を防止するためのボロンのイオ
ン注入が行われていない。そのため、上記側壁において
は、寄生チャネルが形成されやすくなり、特にゲート電
極（８）によって側面の上部にｕＭＯＳトランジスタの
閾値電圧より低いゲ・ −ト電圧で寄生チャネルが形
成されてしまう。この様子を示し′たのが第２図である
。第２図は試作したトランジスタのサブ・スレシホール
ド特性（、１Ｇ（ＩＩ Ｄ−Ｖ Ｇ特性）を示したもの
で、本来の特性■に上記溝部側面でできる寄生トランジ
スタの特性■が加算されるため、実線で示すようなキン
クを持った特性が現われる。このように従来、上記凹部
側面にできる寄生トランジスタはＯＦＦ状態でのリーク
電流の原因となり素子−特性を劣化させる事になる。
本発明は、かかる従来法の欠点に鑑みなされたもので・
凹部形成前に、素子形成領域表面に設けた被膜をマスク
に基体と同導伝型不純物のイオン注入及び該注入不純物
の熱拡散を施して、凹部側壁にも基体と同導伝型不純物
の添加を充分行い、高集積化を計りながら素子特性を向
上させた素子１分離法を実現する半導体装置の製造方法
を提供するものである。
凹部形成前に、素子形成領域表面に設けた被膜をマスク
に基体と同導伝型不純物のイオン注入及び該注入不純物
の熱拡散を施して、凹部側壁にも基体と同導伝型不純物
の添加を充分行い、高集積化を計りながら素子特性を向
上させた素子１分離法を実現する半導体装置の製造方法
を提供するものである。
以下本発明の一実施例を第３図（ａ）〜（Ｑ）を用いて
説明する。
説明する。
半導体基体、例えばＰ型シリコン基板（２１）上に、被
膜例えば熱酸化ＩＩ（２２）及びシリコン窒化ＩＩ（２
３＞により素子領域を覆う。次にシリコン窒化膜をマス
クとして基板に基板と同導伝型不純物、例えハホロンヲ
例工１．１１４０Ｋ Ｖ Ｔ １ ｘ １０１８ ／
ｃｓ−２イオン注入しボロンのイオン注入層（２４）を
形成する。イオン注入の特性で、このとき注入されたボ
ロンは一部マスク下の部分にも分布する。このマスク下
の部分への分布の拡がりの程度ａは約０．１４μ−であ
る（第３図（ａ））。次にウェハーを例えば１０００℃
のＮ２雰囲気で３０分熱処理してボロンを拡散させると
横方向の拡がりａは約０．３μｍとなる（第３図（ｂ）
）。次に第３図（Ｃ）に示したように窒化膜（２３）を
マスクとして基板シリコン（２１）を例えばボロン分布
のピークより深くリアクティブ・イオン・エツチングす
ることにより素子間の部分に凹部を形成する。次に再び
ボロンを例えば５０Ｋ Ｖで１Ｘ １０１２ ｃｍ−２
でイオン注入し凹部の底にボロンのイオン注入ＩＩ（２
５）を形成する。次に第３図（ｄ）の如く全面にプラズ
マ５ｉ０２ （２Ｂ＞を例えば１．５μＩＩＭ１積する
。
膜例えば熱酸化ＩＩ（２２）及びシリコン窒化ＩＩ（２
３＞により素子領域を覆う。次にシリコン窒化膜をマス
クとして基板に基板と同導伝型不純物、例えハホロンヲ
例工１．１１４０Ｋ Ｖ Ｔ １ ｘ １０１８ ／
ｃｓ−２イオン注入しボロンのイオン注入層（２４）を
形成する。イオン注入の特性で、このとき注入されたボ
ロンは一部マスク下の部分にも分布する。このマスク下
の部分への分布の拡がりの程度ａは約０．１４μ−であ
る（第３図（ａ））。次にウェハーを例えば１０００℃
のＮ２雰囲気で３０分熱処理してボロンを拡散させると
横方向の拡がりａは約０．３μｍとなる（第３図（ｂ）
）。次に第３図（Ｃ）に示したように窒化膜（２３）を
マスクとして基板シリコン（２１）を例えばボロン分布
のピークより深くリアクティブ・イオン・エツチングす
ることにより素子間の部分に凹部を形成する。次に再び
ボロンを例えば５０Ｋ Ｖで１Ｘ １０１２ ｃｍ−２
でイオン注入し凹部の底にボロンのイオン注入ＩＩ（２
５）を形成する。次に第３図（ｄ）の如く全面にプラズ
マ５ｉ０２ （２Ｂ＞を例えば１．５μＩＩＭ１積する
。
これをＨＦとＨ２Ｏの混液（ＨＦ：Ｈ２０＝１：２０）
で例えば約１分エツチングすると第３図（ｅ）の如く、
段差部の側壁についたＳｉＯ２のみ選択的に除去される
。次に例えば１０００℃のドライ酸素雰囲気で約２０分
酸化することにより露出したシリコン表面を酸化ＩＩＮ
（２７）で覆う。尚この酸化は別に行わなくてもよい
。次に窒化膜（２３）をエツチング除去すると窒化膜上
のプラズマ５ｉｎ２ （２８）も同時に除去され、さら
に酸化ＩＩ（２２）を除去すれば第３図（ｆ＞に示した
様に、素子形成領域周辺部に一定形状の溝（２９）を残
してフィールド領域が、はぼ全面酸化膜によって埋め込
まれる。次いでこの溝をＣＶＤ５ ｉ ０２で埋めれば
完全に平明なフィールド酸化膜の形状が得られる。この
ＣＶＤ５ ｉ ０２の埋め込み方法は従来例と同じ方法
でもよいし、その他いかなる方法を用いてもよい。次に
例えばゲート酸化ｌ１ｌ（３０）ポリシリコンのゲート
（３１）を形成し、ポリシリコンのゲート（３１）をマ
スクにＡｓをイオン注入してソース。
で例えば約１分エツチングすると第３図（ｅ）の如く、
段差部の側壁についたＳｉＯ２のみ選択的に除去される
。次に例えば１０００℃のドライ酸素雰囲気で約２０分
酸化することにより露出したシリコン表面を酸化ＩＩＮ
（２７）で覆う。尚この酸化は別に行わなくてもよい
。次に窒化膜（２３）をエツチング除去すると窒化膜上
のプラズマ５ｉｎ２ （２８）も同時に除去され、さら
に酸化ＩＩ（２２）を除去すれば第３図（ｆ＞に示した
様に、素子形成領域周辺部に一定形状の溝（２９）を残
してフィールド領域が、はぼ全面酸化膜によって埋め込
まれる。次いでこの溝をＣＶＤ５ ｉ ０２で埋めれば
完全に平明なフィールド酸化膜の形状が得られる。この
ＣＶＤ５ ｉ ０２の埋め込み方法は従来例と同じ方法
でもよいし、その他いかなる方法を用いてもよい。次に
例えばゲート酸化ｌ１ｌ（３０）ポリシリコンのゲート
（３１）を形成し、ポリシリコンのゲート（３１）をマ
スクにＡｓをイオン注入してソース。
ドレインが形成されＭＯＳトランジスタが完成される（
第３図（Ｑ）。、さて、以上に述べた方法では出来りつ
だ素子のサブスレシホールド特性は第２図に示された■
の特性の如くなり従来例の様にリーク電流の生じること
が無くなった。これは、第３図（Ｑ）にも示した様にフ
ィールド酸化膜の側壁部（３２）に十分な量のボロンが
導入されている為である。即ら、窒化１１（２３）をマ
スクとしてボロンをイオン注入した後、１０００℃のＮ
２中で熱処理を行っている為、拡散によってさらに多く
のボロンが凹部側壁に添加されており、これが素子特性
を従来例にくらべ著しく改善させた理由である。このよ
うに本発明によれば凹部側壁が急峻であっても側壁に・
充分な量の不純物を添加する事が出来、素子特性を向上
させる事が出来る。又、拡散によって十分横方向の拡り
ａ（第３図（ａ）参照）も太きく （０，３μｍ）なっ
ており、その後の３ｉ基板のエツチング工程（第３図（
Ｃ））でサイドエッチが入っても側壁部のボロンがなく
なることもなく、製品の歩留りも向上させることが出来
る。以上に述べた如く、本発明による方法は、従来の方
法に較べて数々のすぐれた特徴をもっている。尚、前記
実施例では窒化膜マスクを用いた場合のみを述べたが、
これはその他ポリＳｉ、りんドープ５ｉ０２他いかなる
材料であっても、その後３ｉエツチング前に導入される
熱工程に耐え得るものであれば何でもよい。又、Ｓｉの
溝に５１０２を埋め込む手法として２段階で埋め込むい
わゆるＢＯＸ法の場合についてのみ述べたが、これは他
のいかなる方法を用いてもよい。例えば基板３ｉ自身を
選択酸化することにより酸化膜を形成してフィールド部
の凹部を埋め込んでもよい。
第３図（Ｑ）。、さて、以上に述べた方法では出来りつ
だ素子のサブスレシホールド特性は第２図に示された■
の特性の如くなり従来例の様にリーク電流の生じること
が無くなった。これは、第３図（Ｑ）にも示した様にフ
ィールド酸化膜の側壁部（３２）に十分な量のボロンが
導入されている為である。即ら、窒化１１（２３）をマ
スクとしてボロンをイオン注入した後、１０００℃のＮ
２中で熱処理を行っている為、拡散によってさらに多く
のボロンが凹部側壁に添加されており、これが素子特性
を従来例にくらべ著しく改善させた理由である。このよ
うに本発明によれば凹部側壁が急峻であっても側壁に・
充分な量の不純物を添加する事が出来、素子特性を向上
させる事が出来る。又、拡散によって十分横方向の拡り
ａ（第３図（ａ）参照）も太きく （０，３μｍ）なっ
ており、その後の３ｉ基板のエツチング工程（第３図（
Ｃ））でサイドエッチが入っても側壁部のボロンがなく
なることもなく、製品の歩留りも向上させることが出来
る。以上に述べた如く、本発明による方法は、従来の方
法に較べて数々のすぐれた特徴をもっている。尚、前記
実施例では窒化膜マスクを用いた場合のみを述べたが、
これはその他ポリＳｉ、りんドープ５ｉ０２他いかなる
材料であっても、その後３ｉエツチング前に導入される
熱工程に耐え得るものであれば何でもよい。又、Ｓｉの
溝に５１０２を埋め込む手法として２段階で埋め込むい
わゆるＢＯＸ法の場合についてのみ述べたが、これは他
のいかなる方法を用いてもよい。例えば基板３ｉ自身を
選択酸化することにより酸化膜を形成してフィールド部
の凹部を埋め込んでもよい。
又、基板としてＰ型基板の場合のみを述べたがＮ型基板
でもよく、又Ｐ、Ｎ両方の存在するいわゆる０ＭＯ８の
プロセスに用いてもよい。又ＳＯ８やその他絶縁膜上に
形成された半導体膜に素子を形成する場合に用いてもよ
い。そしてこの様な場合、基板のエツチングを下の絶縁
膜表面にまで達する如く行ってもよい。
でもよく、又Ｐ、Ｎ両方の存在するいわゆる０ＭＯ８の
プロセスに用いてもよい。又ＳＯ８やその他絶縁膜上に
形成された半導体膜に素子を形成する場合に用いてもよ
い。そしてこの様な場合、基板のエツチングを下の絶縁
膜表面にまで達する如く行ってもよい。
第１図（ａ）〜（ｄ）は従来法を説明する為の工程断面
図、第２図は従来法で得られるｆｏ−Ｖａ特性図、第３
図（ａ）〜（ｇ＞は本発明の一実施例を示す工程断面図
である。 図に於て １．２１ シリコン基板 Ａ１ ２３ シリコン窒化膜 ５．２４ ボロン、イオン注入層 代理人 弁理士 則近憲佑（はが１名）第 １
図 ρ ’７”ｒ＄Ｃ１１艷）ＣＶａｌｔ）
図、第２図は従来法で得られるｆｏ−Ｖａ特性図、第３
図（ａ）〜（ｇ＞は本発明の一実施例を示す工程断面図
である。 図に於て １．２１ シリコン基板 Ａ１ ２３ シリコン窒化膜 ５．２４ ボロン、イオン注入層 代理人 弁理士 則近憲佑（はが１名）第 １
図 ρ ’７”ｒ＄Ｃ１１艷）ＣＶａｌｔ）
Claims (1)
- 半導体基体上に選択的に被膜を形成する工程と、この被
膜をマスクとして基体と同導伝型不純物をイオン注入す
る工程と、このイオン注入された不純物を熱拡散させる
工程と、前記被膜をエツチングマスクとして基体をエツ
チングし、側壁に前記不純物が添加された凹部を形成す
る工程と、この凹部を絶縁物で埋め込み素子間分離領域
を形成する工程とを備えた事を特徴とする半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379881A JPS5846647A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14379881A JPS5846647A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127490A Division JPH0738409B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846647A true JPS5846647A (ja) | 1983-03-18 |
| JPH0334655B2 JPH0334655B2 (ja) | 1991-05-23 |
Family
ID=15347222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379881A Granted JPS5846647A (ja) | 1981-06-10 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118636A (en) * | 1987-11-11 | 1992-06-02 | Seiko Instruments Inc. | Process for forming isolation trench in ion-implanted region |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| JP2005093680A (ja) * | 2003-09-17 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-09-14 JP JP14379881A patent/JPS5846647A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
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| US5436488A (en) * | 1993-09-30 | 1995-07-25 | Motorola Inc. | Trench isolator structure in an integrated circuit |
| JP2005093680A (ja) * | 2003-09-17 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4746262B2 (ja) * | 2003-09-17 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334655B2 (ja) | 1991-05-23 |
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