JPH0334657B2 - - Google Patents
Info
- Publication number
- JPH0334657B2 JPH0334657B2 JP56155170A JP15517081A JPH0334657B2 JP H0334657 B2 JPH0334657 B2 JP H0334657B2 JP 56155170 A JP56155170 A JP 56155170A JP 15517081 A JP15517081 A JP 15517081A JP H0334657 B2 JPH0334657 B2 JP H0334657B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- recess
- substrate
- ion
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000009826 distribution Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半
導体基板上の各素子間を電気的に絶縁分離するた
めに、フイールド領域に絶縁膜を埋め込む半導体
装置の製造方法に関するものである。
導体基板上の各素子間を電気的に絶縁分離するた
めに、フイールド領域に絶縁膜を埋め込む半導体
装置の製造方法に関するものである。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために、素子間のいわゆるフイールド領域に
厚い酸化膜を形成する事が行われている。
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために、素子間のいわゆるフイールド領域に
厚い酸化膜を形成する事が行われている。
従来このような酸化膜を用いる素子間分離法と
して、フイールド領域のシリコン基板を一部エツ
チングして凹部を形成し、ここにCVD技術を用
いてフイールド酸化膜を平坦になるように埋め込
む方法（例えばBOX法）がある。この素子間分
離法は、素子分離後、基板表面がほぼ平坦にな
り、しかも分離領域の寸法は正確に形成した凹部
の寸法で決められるため、高集積化された集積回
路を製作する上で非常に有効な素子分離技術であ
る。
して、フイールド領域のシリコン基板を一部エツ
チングして凹部を形成し、ここにCVD技術を用
いてフイールド酸化膜を平坦になるように埋め込
む方法（例えばBOX法）がある。この素子間分
離法は、素子分離後、基板表面がほぼ平坦にな
り、しかも分離領域の寸法は正確に形成した凹部
の寸法で決められるため、高集積化された集積回
路を製作する上で非常に有効な素子分離技術であ
る。
従来法を第１図を用いて簡単に説明する。第１
図ａに示すように、比抵抗５〜50Ωan程度のＰ型
（100）シリコン基板１を用意し、その表面に熱酸
化膜２を形成し、その上に例えばAl膜３を推積
し通常の写真食刻工程によつてレジスト膜４で素
子形成予定領域上を覆い熱酸化膜２およびAl膜
３をパターニングする。次にｂ図に示すように、
Al膜３をマスクにしてシリコン基板１をエツチ
ングしフイールド領域に凹部を形成し、次に同じ
マスクを用いてフイールド領域の凹部表面にボロ
ンを注入してイオン注入層５を形成する。次にｃ
図に示すようにフイールド領域の凹部をBOX法
を用いてほぼ平坦になるまで埋め込む。BOX法
の概略を説明すると、まず第１段階においては、
Al膜３を残したまま半導体表面全面に例えばプ
ラズマCVDSiO2膜を堆積する。次に例えば緩衝
弗酸でプラズマCVDSiO2膜を一部エツチングす
ると、段差部側面に堆積したプラズマCVDSiO2
膜はエツチング速度が速いために選択的に除去さ
れてしまう。その後Al膜３を例えばH2SO4と
H2O2の混液で除去してやれば、Al膜３上のプラ
ズマCVDSiO2膜もリフトオフされ、結局フイー
ルドの凹部は周辺にのみ溝を残して上記プラズマ
SiO2膜で埋め込まれる。次に全面にCVDSiO2膜
を堆積し、CVDSiO2膜の表面をレジスト膜で平
坦化した後レジスト膜とCVDSiO2膜のエツチン
グ速度が等しくなるようなエツチング条件で素子
形成領域のシリコン基板が露出するまでエツチン
グすると、上記周辺の細い溝は上記CVDSiO2膜
で埋め込まれ結果としてｃ図に示すようにフイー
ルド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後、素子形成領域に例えばゲート酸化膜
７を形成し多結晶シリコンからなるゲート電極８
を形成し、ソース、ドレイン拡散層（図では省
略）を形成してMOS型半導体装置を得るｄ。ｄ
図はMOSトランジスタのトランジスタ幅Ｗ方向
に切断した場合の断面図を示しており、フイール
ド酸化膜６の間隔がトランジスタ幅Ｗを規定する
事になる。
図ａに示すように、比抵抗５〜50Ωan程度のＰ型
（100）シリコン基板１を用意し、その表面に熱酸
化膜２を形成し、その上に例えばAl膜３を推積
し通常の写真食刻工程によつてレジスト膜４で素
子形成予定領域上を覆い熱酸化膜２およびAl膜
３をパターニングする。次にｂ図に示すように、
Al膜３をマスクにしてシリコン基板１をエツチ
ングしフイールド領域に凹部を形成し、次に同じ
マスクを用いてフイールド領域の凹部表面にボロ
ンを注入してイオン注入層５を形成する。次にｃ
図に示すようにフイールド領域の凹部をBOX法
を用いてほぼ平坦になるまで埋め込む。BOX法
の概略を説明すると、まず第１段階においては、
Al膜３を残したまま半導体表面全面に例えばプ
ラズマCVDSiO2膜を堆積する。次に例えば緩衝
弗酸でプラズマCVDSiO2膜を一部エツチングす
ると、段差部側面に堆積したプラズマCVDSiO2
膜はエツチング速度が速いために選択的に除去さ
れてしまう。その後Al膜３を例えばH2SO4と
H2O2の混液で除去してやれば、Al膜３上のプラ
ズマCVDSiO2膜もリフトオフされ、結局フイー
ルドの凹部は周辺にのみ溝を残して上記プラズマ
SiO2膜で埋め込まれる。次に全面にCVDSiO2膜
を堆積し、CVDSiO2膜の表面をレジスト膜で平
坦化した後レジスト膜とCVDSiO2膜のエツチン
グ速度が等しくなるようなエツチング条件で素子
形成領域のシリコン基板が露出するまでエツチン
グすると、上記周辺の細い溝は上記CVDSiO2膜
で埋め込まれ結果としてｃ図に示すようにフイー
ルド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後、素子形成領域に例えばゲート酸化膜
７を形成し多結晶シリコンからなるゲート電極８
を形成し、ソース、ドレイン拡散層（図では省
略）を形成してMOS型半導体装置を得るｄ。ｄ
図はMOSトランジスタのトランジスタ幅Ｗ方向
に切断した場合の断面図を示しており、フイール
ド酸化膜６の間隔がトランジスタ幅Ｗを規定する
事になる。
しかしながらこのような従来BOX法による素
子分離においては、フイールドに形成した凹部の
側壁には、反転を防止するためのボロンのイオン
注入が行われていない。そのため上記側壁におい
ては寄生チヤンネルが形成されやすく、特にゲー
ト電極８によつて側壁の上部Ａ、ＢにはMOSト
ランジスタの閾値電圧より低いゲート電圧で寄生
チヤンネルが形成されてしまう。この様子を示し
たのが第２図である。第２図は試作したトランジ
スタのVg−logID特性を示したものであるが、本
来の特性（破線）に上記凹部側壁でできる寄生
トランジスタの特性（破線）が加算されるた
め、実線で示すようなキンクを持つた特性が現
れる。即ち上記凹部側壁にできる寄生トランジス
タはオフ状態でのドレインリーク電流の原因とな
り素子特性を劣化させる事になる。
子分離においては、フイールドに形成した凹部の
側壁には、反転を防止するためのボロンのイオン
注入が行われていない。そのため上記側壁におい
ては寄生チヤンネルが形成されやすく、特にゲー
ト電極８によつて側壁の上部Ａ、ＢにはMOSト
ランジスタの閾値電圧より低いゲート電圧で寄生
チヤンネルが形成されてしまう。この様子を示し
たのが第２図である。第２図は試作したトランジ
スタのVg−logID特性を示したものであるが、本
来の特性（破線）に上記凹部側壁でできる寄生
トランジスタの特性（破線）が加算されるた
め、実線で示すようなキンクを持つた特性が現
れる。即ち上記凹部側壁にできる寄生トランジス
タはオフ状態でのドレインリーク電流の原因とな
り素子特性を劣化させる事になる。
本発明はかかる従来法の欠点に鑑みなされたも
ので、フイールド領域凹部側壁での寄生トランジ
スタの発生を効果的に抑える半導体装置の製造方
法を提供するものである。
ので、フイールド領域凹部側壁での寄生トランジ
スタの発生を効果的に抑える半導体装置の製造方
法を提供するものである。
即ち本発明は、半導体基板表面全面に基板のエ
ツチング用マスクとなる第１の膜を形成し、その
素子形成領域上に第１の膜のエツチング用マスク
となる第２の膜を選択的に形成した後、第１の膜
をエツチングする工程に先だち、第２の膜をイオ
ン注入用マスクとして基板と同導電型を与える不
純物のイオン注入を行う。この場合イオン注入の
条件は、その注入分布のピークがほぼ基板表面部
にくるように選ぶ。この時不純物はほぼガラス分
布で横方向にも広がりそのため第２の膜下の素子
形成領域にも周辺からイオン注入される事にな
り、後に凹部を形成したときにその側壁上部の前
述した寄生トランジスタが形成されやすい領域に
もイオン注入層を残すことができる。この後は従
来と同様、第１の膜をマスクとして第２の膜を選
択的にエツチング除去し、次いで第２の膜をマス
クとして基板表面をエツチングしてフイールド領
域に凹部を形成し、この凹部に平坦になるように
絶縁膜を埋め込む。こうして素子分離が行われた
各素子形成域に所望の素子を形成する。
ツチング用マスクとなる第１の膜を形成し、その
素子形成領域上に第１の膜のエツチング用マスク
となる第２の膜を選択的に形成した後、第１の膜
をエツチングする工程に先だち、第２の膜をイオ
ン注入用マスクとして基板と同導電型を与える不
純物のイオン注入を行う。この場合イオン注入の
条件は、その注入分布のピークがほぼ基板表面部
にくるように選ぶ。この時不純物はほぼガラス分
布で横方向にも広がりそのため第２の膜下の素子
形成領域にも周辺からイオン注入される事にな
り、後に凹部を形成したときにその側壁上部の前
述した寄生トランジスタが形成されやすい領域に
もイオン注入層を残すことができる。この後は従
来と同様、第１の膜をマスクとして第２の膜を選
択的にエツチング除去し、次いで第２の膜をマス
クとして基板表面をエツチングしてフイールド領
域に凹部を形成し、この凹部に平坦になるように
絶縁膜を埋め込む。こうして素子分離が行われた
各素子形成域に所望の素子を形成する。
従つて本発明によれば、フイールド領域凹部の
側壁上部にもイオン注入層を残すことにより寄生
トランジスタの発生を効果的に抑えることができ
る。
側壁上部にもイオン注入層を残すことにより寄生
トランジスタの発生を効果的に抑えることができ
る。
なお、第１の膜をエツチング後不純物をイオン
注入する事により、凹部側壁にイオン注入層を形
成する事は可能ではあるが、この方法では最も寄
生トランジスタが形成されやすい凹部側壁の上部
（第１図ｄのＡ、Ｂ点）に有効にイオン注入する
事は困難である。本発明の方法によれば、第１の
膜をエツチングする前に、ほぼ第１の膜厚分の飛
程を持つ加速電圧で不純物をイオン注入すること
により、マスクの下へ周辺から入り込む不純物の
ドーズ量を適当な大きさに選ぶ事ができる。また
一定の注入条件でイオン注入された不純物のプロ
フアイルだけで凹部側壁にすべて十分な不純物を
注入する事は困難ではあるが、本発明の方法によ
れば加速電圧を変える事により任意のプロフアイ
ルで凹部側壁にイオン注入を行なえる。もちろ
ん、第１の膜をエツチング後、再度のイオン注入
を行うこともできるし、また凹部形成後、従来と
同様に凹部表面にイオン注入を行うことが好まし
い。
注入する事により、凹部側壁にイオン注入層を形
成する事は可能ではあるが、この方法では最も寄
生トランジスタが形成されやすい凹部側壁の上部
（第１図ｄのＡ、Ｂ点）に有効にイオン注入する
事は困難である。本発明の方法によれば、第１の
膜をエツチングする前に、ほぼ第１の膜厚分の飛
程を持つ加速電圧で不純物をイオン注入すること
により、マスクの下へ周辺から入り込む不純物の
ドーズ量を適当な大きさに選ぶ事ができる。また
一定の注入条件でイオン注入された不純物のプロ
フアイルだけで凹部側壁にすべて十分な不純物を
注入する事は困難ではあるが、本発明の方法によ
れば加速電圧を変える事により任意のプロフアイ
ルで凹部側壁にイオン注入を行なえる。もちろ
ん、第１の膜をエツチング後、再度のイオン注入
を行うこともできるし、また凹部形成後、従来と
同様に凹部表面にイオン注入を行うことが好まし
い。
以下この発明をMOS型半導体装置に適用した
実施例につき第３図を参照して説明する。
実施例につき第３図を参照して説明する。
第３図ａに示すように面方位（100）、比抵抗５
〜50Ω−cmのＰ形シリコン基板１１を用意し、そ
の全面に第１の膜として厚さ500Å程度の熱酸化
膜１２および厚さ0.5μｍ程度のAl膜１３を順次形
成する。次に通常の写真食刻工程により素子形成
領域上を第２の膜であるレジスト膜１４で覆う。
次にレジスト膜１４をマスクにしてボロンのイオ
ン注入を行なう。この時注入条件は加速電圧
130KlＶ、ドーズ量１×1013個／cm2程度に選び、
ボロンの濃度のピークが熱酸化膜１２とシリコン
基板１１の界面付近にくるようにする。この時イ
オン注入層１５はほぼガラス分布でレジスト膜１
４下の素子形成領域のシリコンにも周辺から注入
される。次に第３図ｂに示すように、Al膜１３
および熱酸化膜１２を選択的にエツチングしてパ
ターニング後、再度ボロンのイオン注入を例えば
加速電圧150KlＶ、ドーズ量３×1012個／cm2で行
い、イオン注入層１６を形成する。これら２回の
イオン注入工程で加速電圧とドーズ量を制御する
ことによつて所望のボロンのプロフアイルを得る
ことができる。次に第３図ｃに示すようにAl膜
１３をマスクにしてフイールド領域のシリコン基
板１１をエツチングし凹部を形成する。この時図
示のように凹部側壁にはイオン注入層１５，１６
が残されている。その後凹部表面にもボロンを例
えば加速電圧25KeＶ、ドーズ量１×1012個／cm2で
注入しイオン注入層１７を形成する。その後は第
３図ｄに示すように上記凹部を前述したBoX工
程に従い酸化膜１８で埋め込み素子分離を実現す
る。第３図ｅは、その後通常工程でMOSトラン
ジスタを試作した場合のトランジスタは幅Ｗ方向
の断面図を示しており、１９はゲート酸化膜、２
０は多結晶シリコンからなるゲート電極である。
〜50Ω−cmのＰ形シリコン基板１１を用意し、そ
の全面に第１の膜として厚さ500Å程度の熱酸化
膜１２および厚さ0.5μｍ程度のAl膜１３を順次形
成する。次に通常の写真食刻工程により素子形成
領域上を第２の膜であるレジスト膜１４で覆う。
次にレジスト膜１４をマスクにしてボロンのイオ
ン注入を行なう。この時注入条件は加速電圧
130KlＶ、ドーズ量１×1013個／cm2程度に選び、
ボロンの濃度のピークが熱酸化膜１２とシリコン
基板１１の界面付近にくるようにする。この時イ
オン注入層１５はほぼガラス分布でレジスト膜１
４下の素子形成領域のシリコンにも周辺から注入
される。次に第３図ｂに示すように、Al膜１３
および熱酸化膜１２を選択的にエツチングしてパ
ターニング後、再度ボロンのイオン注入を例えば
加速電圧150KlＶ、ドーズ量３×1012個／cm2で行
い、イオン注入層１６を形成する。これら２回の
イオン注入工程で加速電圧とドーズ量を制御する
ことによつて所望のボロンのプロフアイルを得る
ことができる。次に第３図ｃに示すようにAl膜
１３をマスクにしてフイールド領域のシリコン基
板１１をエツチングし凹部を形成する。この時図
示のように凹部側壁にはイオン注入層１５，１６
が残されている。その後凹部表面にもボロンを例
えば加速電圧25KeＶ、ドーズ量１×1012個／cm2で
注入しイオン注入層１７を形成する。その後は第
３図ｄに示すように上記凹部を前述したBoX工
程に従い酸化膜１８で埋め込み素子分離を実現す
る。第３図ｅは、その後通常工程でMOSトラン
ジスタを試作した場合のトランジスタは幅Ｗ方向
の断面図を示しており、１９はゲート酸化膜、２
０は多結晶シリコンからなるゲート電極である。
本実施例によれば、フイールド領域凹部側面に
も、ほぼ理想的なプロフアイルでボロンを注入す
る事が出来るため、寄生チヤンネルや寄生トラン
ジスタが形成されるおそれがなく、理想的な
logID−Vg特性が得られる。また本実施例によれ
ば凹部側面に制御性良くほぼ任意なプロフアイル
でボロンの注入が可能であるため、拡散層の耐圧
の劣化や容量の増大をまねくおそれもない。
も、ほぼ理想的なプロフアイルでボロンを注入す
る事が出来るため、寄生チヤンネルや寄生トラン
ジスタが形成されるおそれがなく、理想的な
logID−Vg特性が得られる。また本実施例によれ
ば凹部側面に制御性良くほぼ任意なプロフアイル
でボロンの注入が可能であるため、拡散層の耐圧
の劣化や容量の増大をまねくおそれもない。
なお、上記実施例においては、フイールド領域
に形成した凹部を２段階の酸化膜の埋め込みによ
つて平坦な、フイールド酸化膜とするBOX法に
ついて述べたが、本発明は他の埋め込み方法、例
えばCVD酸化膜や流動性のガラスなどの絶縁物
あるいは基板を熱酸化して得られる絶縁物で溝の
一部又は全部を一回又は複数回で埋め込む方法を
用いた場合にも全く同様に適用できる。また上記
実施例はｎチヤンネルMOSを形成する場合につ
いて述べたが、本発明はＰチヤンネルMOSや
MOS製造プロセスにも適用できることは勿論、
バイポーラ型半導体装置の素子間分離にも適用で
きる。更に基板としてSi基板を例にとつて説明し
たが、SOS基板あるいは絶縁物上で再結晶化され
たいわゆるSOI構造を用いてもよく又、Si以外例
えばGaAs基板などにも本発明を適用できる。
に形成した凹部を２段階の酸化膜の埋め込みによ
つて平坦な、フイールド酸化膜とするBOX法に
ついて述べたが、本発明は他の埋め込み方法、例
えばCVD酸化膜や流動性のガラスなどの絶縁物
あるいは基板を熱酸化して得られる絶縁物で溝の
一部又は全部を一回又は複数回で埋め込む方法を
用いた場合にも全く同様に適用できる。また上記
実施例はｎチヤンネルMOSを形成する場合につ
いて述べたが、本発明はＰチヤンネルMOSや
MOS製造プロセスにも適用できることは勿論、
バイポーラ型半導体装置の素子間分離にも適用で
きる。更に基板としてSi基板を例にとつて説明し
たが、SOS基板あるいは絶縁物上で再結晶化され
たいわゆるSOI構造を用いてもよく又、Si以外例
えばGaAs基板などにも本発明を適用できる。
第１図ａ〜ｄは従来のBOX法を説明するため
の製造工程断面図、第２図は従来のBOX法によ
るMOSトランジスタVg−logID特性図、第３図ａ
〜ｅは本発明の一実施例の素子間分離法を説明す
るための製造工程断面図である。 １１……シリコン基板、１２……熱酸化膜、１
３……Al膜（第１の膜）、１４……レジスト膜
（第２の膜）、１５，１６，１７……イオン注入
層、１８……酸化膜、１９……ゲート酸化膜、２
０……ゲート電極。
の製造工程断面図、第２図は従来のBOX法によ
るMOSトランジスタVg−logID特性図、第３図ａ
〜ｅは本発明の一実施例の素子間分離法を説明す
るための製造工程断面図である。 １１……シリコン基板、１２……熱酸化膜、１
３……Al膜（第１の膜）、１４……レジスト膜
（第２の膜）、１５，１６，１７……イオン注入
層、１８……酸化膜、１９……ゲート酸化膜、２
０……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面全面に基板のエツチング用
マスクとなる第１の膜を形成する工程と、素子形
成領域上に前記第１の膜のエツチング用マスクと
なる第２の膜を選択的に形成する工程と、前記第
２の膜をマスクとして前記第１の膜を選択的にエ
ツチング除去し、残された第１の膜をマスクとし
て基板表面を選択的にエツチングしてフイールド
領域に凹部を形成する工程と、前記凹部に絶縁膜
を埋込む工程とを有する半導体装置の製造方法に
おいて、前記第１の膜を選択的にエツチング除去
する前に、前記第２の膜をイオン注入用マスクと
して基板と同導電型を与える不純物を基板表面部
にイオン注入する工程を設け、イオン注入分布の
広がりを利用して前記凹部を形成したときに少く
ともその側壁上部にイオン注入層を残すようにし
たことを特徴とする半導体装置の製造方法。 ２ 前記第１の膜を選択的にエツチング除去した
後、基板と同導電型を与える不純物をイオン注入
して前記凹部表面部にイオン注入層を形成する工
程を含む特許請求の範囲第１項記載の半導体装置
の製造方法。 ３ 前記凹部を形成した後、基板と同導電型を与
える不純物をイオン注入して前記凹部表面部にイ
オン注入層を形成する工程を含む特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15517081A JPS5856435A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15517081A JPS5856435A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856435A JPS5856435A (ja) | 1983-04-04 |
| JPH0334657B2 true JPH0334657B2 (ja) | 1991-05-23 |
Family
ID=15600028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15517081A Granted JPS5856435A (ja) | 1981-06-10 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856435A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| JPH05146217A (ja) * | 1992-05-20 | 1993-06-15 | Iseki & Co Ltd | コンバインにおける穀粒貯留装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-09-30 JP JP15517081A patent/JPS5856435A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856435A (ja) | 1983-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5482871A (en) | Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US4523369A (en) | Method for manufacturing a semiconductor device | |
| US4493740A (en) | Method for formation of isolation oxide regions in semiconductor substrates | |
| JPH0680724B2 (ja) | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 | |
| JPH05183159A (ja) | 半導体装置及びその製造方法 | |
| JPH04334030A (ja) | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 | |
| US5034335A (en) | Method of manufacturing a silicon on insulator (SOI) semiconductor device | |
| US5872044A (en) | Late process method for trench isolation | |
| KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0348656B2 (ja) | ||
| JPS626671B2 (ja) | ||
| JPH10107267A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| US4885261A (en) | Method for isolating a semiconductor element | |
| JPH0334657B2 (ja) | ||
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JPH0334656B2 (ja) | ||
| JPS6160589B2 (ja) | ||
| JPS63305527A (ja) | 半導体装置およびその製造方法 | |
| JPH0334655B2 (ja) | ||
| JPH0481339B2 (ja) | ||
| JPH0372652A (ja) | 半導体装置の製造方法 | |
| JPH0779126B2 (ja) | 半導体装置の製造方法 | |
| JPH0445979B2 (ja) |