JPS5856435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856435A JPS5856435A JP15517081A JP15517081A JPS5856435A JP S5856435 A JPS5856435 A JP S5856435A JP 15517081 A JP15517081 A JP 15517081A JP 15517081 A JP15517081 A JP 15517081A JP S5856435 A JPS5856435 A JP S5856435A
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- Japan
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- recess
- substrate
- mask
- ion implantation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半導体基板
上の各素子間を電気的に絶縁分離するために、フィール
ド領域に絶縁膜を埋め込む半導体装置の製造方法に関す
るものである。
上の各素子間を電気的に絶縁分離するために、フィール
ド領域に絶縁膜を埋め込む半導体装置の製造方法に関す
るものである。
半導体としてシリコンを用いた半導体装置、特にＭＯＢ
型半導体装置においては寄生チャンネルによる絶縁不良
をなくシ、かつ寄生容量を小さくするために％素子間の
いわゆるフイールド領域に厚い酸化膜を形成する事が行
われている。
型半導体装置においては寄生チャンネルによる絶縁不良
をなくシ、かつ寄生容量を小さくするために％素子間の
いわゆるフイールド領域に厚い酸化膜を形成する事が行
われている。
従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ζζにＣＶＤ技術を用いてフィールド酸化膜
を平坦になるように埋め込む方法（例えばＢＯＸ法）が
ある。この素子間分離法は、素子分離後、基板ｉ５！面
がほぼ平坦になシ、シかも分離領域の寸法は正ＮＫ形成
した凹部の寸法で決められるため、高集積化された集積
回路を製作する上で非常に有効な素子分離技術である。
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ζζにＣＶＤ技術を用いてフィールド酸化膜
を平坦になるように埋め込む方法（例えばＢＯＸ法）が
ある。この素子間分離法は、素子分離後、基板ｉ５！面
がほぼ平坦になシ、シかも分離領域の寸法は正ＮＫ形成
した凹部の寸法で決められるため、高集積化された集積
回路を製作する上で非常に有効な素子分離技術である。
従来法を第１図を用いて簡単に説明する。第１図（ａ）
に示すように、比抵抗５−５０Ωａｎ１１度のＰ型（１
００）シリコン基板ｌを用意し、その表面に熱酸化膜２
を形成し、その上に例えばＡ／膜３を堆積し通常の写真
食刻工程によってレジスト膜４で素子形成予定領域上を
゛覆い熱酸化＠２およびＡ／膜３をパターニングする。
に示すように、比抵抗５−５０Ωａｎ１１度のＰ型（１
００）シリコン基板ｌを用意し、その表面に熱酸化膜２
を形成し、その上に例えばＡ／膜３を堆積し通常の写真
食刻工程によってレジスト膜４で素子形成予定領域上を
゛覆い熱酸化＠２およびＡ／膜３をパターニングする。
次に（ｂ）図に示すように％ｋｌ＄８をマスクにしてシ
リコン基板１をエツチングしフィールド領域に凹部を形
成し、次に同じマスクを用いてフィールド領域の凹部表
面にボロンを注入してイオン注入層５を形成する。次Ｋ
（ｃ）図に示すようにフィールド領域の凹部をＢＯＸ
法を用いてほぼ平坦になるまで埋め込む。ＢＯＸ法の概
略を説明すると、まず第１段階においては、Ａ／膜３を
残したまま半導体表面全面に的えばプラズマＣ’ＶＤ８
１０ｍ膜を堆積する。次に例えば緩衝弗酸テフラズマＣ
ＶＤ８１０ｇ膜を一部エッチングすると、段差部１１［
ｉに堆積したプラズマＣＶＤ８１０を膜はエツチング速
度が速いために選択的に除去されてしまう。その後Ａｊ
膜Ｓを例えばＨ！Ｓｏ４とＨｔＯｌ の混液で除去して
やれば、ＡＩ膜ｓ上のプラズマＣＶＤ８１０． Ｊｌｌ
ｊもリフトオフされ、結局フィールドの凹部は周辺にの
み溝を残して上記プラズマ８１０鵞膜で埋め込ｉれる。
リコン基板１をエツチングしフィールド領域に凹部を形
成し、次に同じマスクを用いてフィールド領域の凹部表
面にボロンを注入してイオン注入層５を形成する。次Ｋ
（ｃ）図に示すようにフィールド領域の凹部をＢＯＸ
法を用いてほぼ平坦になるまで埋め込む。ＢＯＸ法の概
略を説明すると、まず第１段階においては、Ａ／膜３を
残したまま半導体表面全面に的えばプラズマＣ’ＶＤ８
１０ｍ膜を堆積する。次に例えば緩衝弗酸テフラズマＣ
ＶＤ８１０ｇ膜を一部エッチングすると、段差部１１［
ｉに堆積したプラズマＣＶＤ８１０を膜はエツチング速
度が速いために選択的に除去されてしまう。その後Ａｊ
膜Ｓを例えばＨ！Ｓｏ４とＨｔＯｌ の混液で除去して
やれば、ＡＩ膜ｓ上のプラズマＣＶＤ８１０． Ｊｌｌ
ｊもリフトオフされ、結局フィールドの凹部は周辺にの
み溝を残して上記プラズマ８１０鵞膜で埋め込ｉれる。
次に全面にＣＶＤ８１０ｍ膜を堆積し、ＣＶＤ８１０１
膜の表面をレジスト膜で平坦化した後レジスト膜とＣＶ
Ｄ８１０、膜のエツチング速度が等しくなるようなエツ
チング条件で素子形成領域のシリコン基板が露出するま
でエツチングすると、上記周辺の細い溝は上記ＣＶＤ８
１０ｘ膜で埋め込まれ結果として（Ｃ）図に示すように
フィールド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後、素子形成領域に例えばゲート酸化ｌｌ！！
ｙを形成し多結晶シリコンからなるゲート電極８を形成
し、ソース、ドレイン拡散＊＜図では省略）を形成して
ＭＯＢ型半導体装置を得る（イ）。（ｄ）図はＭＯ８ト
ランジスタのトランジスタ＠Ｗ方向に切断した場合の断
面図を示しておシ、フィールド酸化膜６０間隔がトラン
ジスタ幅Ｗを規定する事になる。
膜の表面をレジスト膜で平坦化した後レジスト膜とＣＶ
Ｄ８１０、膜のエツチング速度が等しくなるようなエツ
チング条件で素子形成領域のシリコン基板が露出するま
でエツチングすると、上記周辺の細い溝は上記ＣＶＤ８
１０ｘ膜で埋め込まれ結果として（Ｃ）図に示すように
フィールド領域の凹部はほぼ平坦に酸化膜で埋め込まれ
る。その後、素子形成領域に例えばゲート酸化ｌｌ！！
ｙを形成し多結晶シリコンからなるゲート電極８を形成
し、ソース、ドレイン拡散＊＜図では省略）を形成して
ＭＯＢ型半導体装置を得る（イ）。（ｄ）図はＭＯ８ト
ランジスタのトランジスタ＠Ｗ方向に切断した場合の断
面図を示しておシ、フィールド酸化膜６０間隔がトラン
ジスタ幅Ｗを規定する事になる。
しかしながらこのような従来ＢＯＸ法による素子分離に
おいては、フィールドに形成した凹部の側壁には、反転
を防止するためのボロンのイオン注入が行われていない
。そのため上記側壁。
おいては、フィールドに形成した凹部の側壁には、反転
を防止するためのボロンのイオン注入が行われていない
。そのため上記側壁。
においては寄生チャンネルが形成され中すく、特にゲー
ト電極８によってｌｌ螢の上部Ａ、ＢにはＭ０８トラン
ジスタの閾値電圧よシ低いゲート電圧で寄生チャンネル
が形成されてしまう。
ト電極８によってｌｌ螢の上部Ａ、ＢにはＭ０８トラン
ジスタの閾値電圧よシ低いゲート電圧で寄生チャンネル
が形成されてしまう。
この様子を示したのが第２図である。第２図は試作し九
トランジスタのＶｇ −ｌｏｇ ＩＤ特性を示したもの
であるが、本来の特性（破線工）に上記凹部側壁ででき
る寄生トランジスタの特性（破線１）が加算されるため
、実線■で示すよりなＡン７を持った特性が現れる。即
ち上記凹部＠壁にできる寄生トランジスタはオフ状態で
のドレインリーク電流の原因とな多素子特性を劣化させ
る事になる。
トランジスタのＶｇ −ｌｏｇ ＩＤ特性を示したもの
であるが、本来の特性（破線工）に上記凹部側壁ででき
る寄生トランジスタの特性（破線１）が加算されるため
、実線■で示すよりなＡン７を持った特性が現れる。即
ち上記凹部＠壁にできる寄生トランジスタはオフ状態で
のドレインリーク電流の原因とな多素子特性を劣化させ
る事になる。
本発明はかかる従来法の欠点に鑑みなされたもので、フ
ィールド領域凹部ａ壁での寄生トランジスタの発生を効
果的に抑える半導体装置の製造方法を提供するものであ
る。
ィールド領域凹部ａ壁での寄生トランジスタの発生を効
果的に抑える半導体装置の製造方法を提供するものであ
る。
即ち本発明は、半導体基板表面全面に基板のエツチング
用マスクとなる第１の膜を形成し、その素子形成領域上
に第１の膜のエツチング用マスクとなる第２の膜を選択
的に形成した後、第１の膜をエツチングする工程に先た
ち、第２の膜をイオン注入用−スフとして基板と同導遊
型を与える不純物のイオン注入を行う。この場合イオン
注入の条件は、その注入分布のピークがほぼ基板表面部
にくるように選ぶ。この時不純物はほぼガラス分布で横
方向にも広がりそのため第２の膜下の素子形成領域にも
周辺からイオン注入される事になシ、後に凹部を形成し
たときにその側壁上部の前述した寄生トランジスタが形
成されやすい領域にもイオン注入層を残すことができる
。この後は従来と同様、第１の膜をマスクとして第２の
膜を選択的にエツチング除去し、次いで第２の膜をマス
クとして基板表面をエツチングしてフィールド領域に凹
部を形成し、この凹部に平坦になるように絶縁膜を埋め
込む。こうして素子分Ｍが行われた各素子形成域に所望
の素子を形成する。
用マスクとなる第１の膜を形成し、その素子形成領域上
に第１の膜のエツチング用マスクとなる第２の膜を選択
的に形成した後、第１の膜をエツチングする工程に先た
ち、第２の膜をイオン注入用−スフとして基板と同導遊
型を与える不純物のイオン注入を行う。この場合イオン
注入の条件は、その注入分布のピークがほぼ基板表面部
にくるように選ぶ。この時不純物はほぼガラス分布で横
方向にも広がりそのため第２の膜下の素子形成領域にも
周辺からイオン注入される事になシ、後に凹部を形成し
たときにその側壁上部の前述した寄生トランジスタが形
成されやすい領域にもイオン注入層を残すことができる
。この後は従来と同様、第１の膜をマスクとして第２の
膜を選択的にエツチング除去し、次いで第２の膜をマス
クとして基板表面をエツチングしてフィールド領域に凹
部を形成し、この凹部に平坦になるように絶縁膜を埋め
込む。こうして素子分Ｍが行われた各素子形成域に所望
の素子を形成する。
従って本発明によれば、フィールド領域凹部の側壁上部
にもイオン注入層を残すことによシ寄生トランジスタの
発生を効果的に抑えることができる。
にもイオン注入層を残すことによシ寄生トランジスタの
発生を効果的に抑えることができる。
なお、第１の膜をエツチング後不純物をイオン注入する
事により、凹部側幅にイオン注入層を形成する事は可能
ではあるが、この方法では最も寄生トランジスタが形成
されやすい凹部側幅の上部（第１図Ｇｉ）のＡ、Ｂ点）
に有効にイオン注入する事は困難である。本発明の方法
によれば、第１の膜をエツチングする前に、はぼ第１の
膜厚分の４楊を持り加速電圧で不純物をイオン注入する
ことによシ、マスクの下へ周辺から入シ込む不純物のド
ーズ量を適当な大きさに選ぶ事ができる。また一定の注
入条件でイオン注入された不純物のプロファイルだけで
凹部側壁にすべて十分な不純物を注入する□事は困難で
はあるが、本発明の方法によれば加速電圧を変える事に
よシ任意のプロファイルで凹部＠纏にイオン注入を行な
える。もちろん、第１の膜をエツチング後、再度のイオ
ン注入を行うこともできるし、また凹部形成後、従来と
同様に四部表面にイオン注入を行うことが好ましい。
事により、凹部側幅にイオン注入層を形成する事は可能
ではあるが、この方法では最も寄生トランジスタが形成
されやすい凹部側幅の上部（第１図Ｇｉ）のＡ、Ｂ点）
に有効にイオン注入する事は困難である。本発明の方法
によれば、第１の膜をエツチングする前に、はぼ第１の
膜厚分の４楊を持り加速電圧で不純物をイオン注入する
ことによシ、マスクの下へ周辺から入シ込む不純物のド
ーズ量を適当な大きさに選ぶ事ができる。また一定の注
入条件でイオン注入された不純物のプロファイルだけで
凹部側壁にすべて十分な不純物を注入する□事は困難で
はあるが、本発明の方法によれば加速電圧を変える事に
よシ任意のプロファイルで凹部＠纏にイオン注入を行な
える。もちろん、第１の膜をエツチング後、再度のイオ
ン注入を行うこともできるし、また凹部形成後、従来と
同様に四部表面にイオン注入を行うことが好ましい。
以下この発明をＭＯＢ型半導体装置に適用した実施例に
つき第３図を参照して説明する。
つき第３図を参照して説明する。
第３図（ａ）に示すように面方位（Ｚｏｏ）、比抵抗５
〜５０Ω−（醸のＰ形シリコン基板１１を用意し、その
全面に第１の膜として厚さ５００λ稲度の熱酸化膜１２
および厚さ０．５μＴＩＬ根度のＡ／膜１３を順次形成
する。次に通常の写真食刻工程により累子形成領域上を
第２の膜であるレジスト膜１４で覆う。次にレジスト膜
１４をマスクにしてボロンのイオン注入を行なう。この
時注入条件は加速電圧１３０ Ｋ４Ｖ 、 ドーズ量
Ｉ Ｘ １０”個／ａ＃１程度に選び、ボロンの濃度の
ピークが熱酸比膜１２とシリコン基板２２の界面付近に
くるようにする。この時イオン注入層１５はほぼガラス
分布でレジスト膜１４下の素子形成ｗ４域のシリコンに
も周辺から注入される。
〜５０Ω−（醸のＰ形シリコン基板１１を用意し、その
全面に第１の膜として厚さ５００λ稲度の熱酸化膜１２
および厚さ０．５μＴＩＬ根度のＡ／膜１３を順次形成
する。次に通常の写真食刻工程により累子形成領域上を
第２の膜であるレジスト膜１４で覆う。次にレジスト膜
１４をマスクにしてボロンのイオン注入を行なう。この
時注入条件は加速電圧１３０ Ｋ４Ｖ 、 ドーズ量
Ｉ Ｘ １０”個／ａ＃１程度に選び、ボロンの濃度の
ピークが熱酸比膜１２とシリコン基板２２の界面付近に
くるようにする。この時イオン注入層１５はほぼガラス
分布でレジスト膜１４下の素子形成ｗ４域のシリコンに
も周辺から注入される。
次に第３図（ｂ）に示すように、Ｍ膜１３および熱酸化
膜ｚ２を選択的にエツチングしてバターニング後、再度
ボロンのイオン注入を例えば加速電圧１５０ＫＪ、
ドーズ量３ ｘ ｌ Ｑ” 個／ ａｍ””Ｃ行い、イ
オン注入層ｚ６を形成する。これら２回のイオン注入工
稈で加速電圧とドーズ量を制御することによって所望の
ボロンのプロファイルを得ることができる。次に第３図
（Ｃ）に示すようにＡ／膜１３をマスクにしてフィール
ド領域のシリコン基板１１をエツチングし凹部を形成す
る。この時図示のように凹部側壁にはイオン注入層１５
ｅ １ ｆｊが残されている。その後凹部表面に屯ボ
ロンを例えば加速電圧２５Ｋｅｖ、 ドーズ量Ｉ Ｘ
１０”個ハがで注入しイオン注入層１１を形成する。
膜ｚ２を選択的にエツチングしてバターニング後、再度
ボロンのイオン注入を例えば加速電圧１５０ＫＪ、
ドーズ量３ ｘ ｌ Ｑ” 個／ ａｍ””Ｃ行い、イ
オン注入層ｚ６を形成する。これら２回のイオン注入工
稈で加速電圧とドーズ量を制御することによって所望の
ボロンのプロファイルを得ることができる。次に第３図
（Ｃ）に示すようにＡ／膜１３をマスクにしてフィール
ド領域のシリコン基板１１をエツチングし凹部を形成す
る。この時図示のように凹部側壁にはイオン注入層１５
ｅ １ ｆｊが残されている。その後凹部表面に屯ボ
ロンを例えば加速電圧２５Ｋｅｖ、 ドーズ量Ｉ Ｘ
１０”個ハがで注入しイオン注入層１１を形成する。
その後社第３図（ｄ）に示すように上記凹部を前述した
ＢｏＸ工根工程い酸化膜１８で埋め込み素子分離を実現
する。第３図（、）は、その後通常工程でＭＯＳ）７ン
ジスタを試作した場合のトランジスタ幅Ｗ方向の断面図
を示しており、１９はゲート酸化膜、２６゛は多結晶シ
リコンからなるゲートを極である。
ＢｏＸ工根工程い酸化膜１８で埋め込み素子分離を実現
する。第３図（、）は、その後通常工程でＭＯＳ）７ン
ジスタを試作した場合のトランジスタ幅Ｗ方向の断面図
を示しており、１９はゲート酸化膜、２６゛は多結晶シ
リコンからなるゲートを極である。
本実施列によれば、フィールド領域凹部側面にも、はぼ
理想的なプロファイルでボロンを注入する事が出来るた
め、寄生チャンネルや寄生トランジスタが形成されるお
それがなく、理想的なｌｏｇＩｎ−Ｖｇ特性が帰られる
。また本実施例によれ゛は凹部９１１面に制御性良くほ
ぼ任意なプロファイルでボロンの注入が可能であるため
、拡散１の耐圧の劣化や容量の増大をまねくおそれもな
い。
理想的なプロファイルでボロンを注入する事が出来るた
め、寄生チャンネルや寄生トランジスタが形成されるお
それがなく、理想的なｌｏｇＩｎ−Ｖｇ特性が帰られる
。また本実施例によれ゛は凹部９１１面に制御性良くほ
ぼ任意なプロファイルでボロンの注入が可能であるため
、拡散１の耐圧の劣化や容量の増大をまねくおそれもな
い。
なお、上記実施例においては、フィールド領域に形成し
た凹部を２段階の酸化膜の埋め込みによって平坦な、フ
ィールド酸化膜とするＢＯＸ法について述べたが、本発
Ｉ！Ａは他の埋め込み方法、例えばＣＶＤ酸化膜や流動
性のガラスなどの絶縁物あるいは基板を熱酸化して帰ら
れる絶縁物で溝の一部又は全部を一回又は複数回で埋め
込む方法を用いた場合にも全く同様に適用できる。また
上記実ｍ例はｎチャンネルＭＯＢを形成する場合につい
て述べたが、本発明はＰチャンネルｖｏｓ−？ｃｕ０８
製造プロセスにも適用できることは勿論、バイポーラ型
半導体装鐙の素子間分離にも適用できる。更にＪｆＦ板
として８１基板を例にとって説明したが、８０Ｂ基板あ
るいは絶縁物上で再結晶化されたいわゆるＳＯＩ構造を
用いてもよ（又、８１以外鍔えば畑Ａｓ 基板などに
も本発明を適用できる。
た凹部を２段階の酸化膜の埋め込みによって平坦な、フ
ィールド酸化膜とするＢＯＸ法について述べたが、本発
Ｉ！Ａは他の埋め込み方法、例えばＣＶＤ酸化膜や流動
性のガラスなどの絶縁物あるいは基板を熱酸化して帰ら
れる絶縁物で溝の一部又は全部を一回又は複数回で埋め
込む方法を用いた場合にも全く同様に適用できる。また
上記実ｍ例はｎチャンネルＭＯＢを形成する場合につい
て述べたが、本発明はＰチャンネルｖｏｓ−？ｃｕ０８
製造プロセスにも適用できることは勿論、バイポーラ型
半導体装鐙の素子間分離にも適用できる。更にＪｆＦ板
として８１基板を例にとって説明したが、８０Ｂ基板あ
るいは絶縁物上で再結晶化されたいわゆるＳＯＩ構造を
用いてもよ（又、８１以外鍔えば畑Ａｓ 基板などに
も本発明を適用できる。
第１図Ｇ）〜（ｄ）は従来のＢＯＸ法を説明する九めの
製造工程断面図、第２図社従来のＢＯＸ法によるＭＯ８
）ランジスタＶｇ−１ｏｇＸＤ＊性図、第３図（ａ）〜
（ｅ）は本発明の一実施Ｎｏ素子間分離法を説明するた
めの製造工種断面図である。 １１−・・シリコン４Ｉｌ、ｘｚ−熱酸化膜、ＩＪ−Ａ
／膜（第１ｃ）Ｉｌｌ）、ｘ ｉ−レｐｘ）膜（＃Ｉ２
のｇり、１５，１σ、１ｒ−イオン注入層、１８−酸化
膜、１９−ゲート酸化膜、２ｏ−ゲート電極。 出願人代理人 弁理士 鉤 江 武 ２第１図 ム 第２ｖ！Ｊ ０ ０．５ １．０ １．５ ２．ＯＴ
ｇ （ｖ）
製造工程断面図、第２図社従来のＢＯＸ法によるＭＯ８
）ランジスタＶｇ−１ｏｇＸＤ＊性図、第３図（ａ）〜
（ｅ）は本発明の一実施Ｎｏ素子間分離法を説明するた
めの製造工種断面図である。 １１−・・シリコン４Ｉｌ、ｘｚ−熱酸化膜、ＩＪ−Ａ
／膜（第１ｃ）Ｉｌｌ）、ｘ ｉ−レｐｘ）膜（＃Ｉ２
のｇり、１５，１σ、１ｒ−イオン注入層、１８−酸化
膜、１９−ゲート酸化膜、２ｏ−ゲート電極。 出願人代理人 弁理士 鉤 江 武 ２第１図 ム 第２ｖ！Ｊ ０ ０．５ １．０ １．５ ２．ＯＴ
ｇ （ｖ）
Claims (1)
- （１）半導体基板の表面全面にＪ＆板のエツチング用マ
スクとなる第ｉｏ！ｓを形成する工程と、素子形成領域
上に前記第１の膜のエツチング用マスクとなる第２の膜
を選択的に形成する工程と、前記第２の膜をマスクとし
て前記第１の膜を選択的にエツチング除去し、残された
第１０膜をマスクとして基板表面を選択的にエツチング
してフィールド領域に凹部を形成する工程と、前記凹部
に絶縁膜を埋込む工程とを有する半導体装置の製造方法
において、前記第１の膜を選択的にエツチング除去する
前に、前記第２の膜をイオン注入用マスクとして基板と
同導電型を与える不純物を基板表面部にイオン注入する
工程を設け、イオン注入分布の広がシを利用して前記凹
部を形成したときに少くともそのｆ１１壁上部にイオン
注入層を残すようにしたことを特徴とする半導体装置の
製造方法。 （ｌ前記第１の膜を選択的にエツチング除去した後、基
板と同導電型を与える不純物をイオン注入して前記凹部
表面部にイオン注入層を形成する工程を含む特許請求の
範囲第１項記載の半導体装置の製造方法。 （３Ｊ前前記部を形成した後、基板と同導電型を与える
不純物をイオン注入して前記凹部表面部にイオン注入層
を形成する工程を含む特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15517081A JPS5856435A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15517081A JPS5856435A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856435A true JPS5856435A (ja) | 1983-04-04 |
| JPH0334657B2 JPH0334657B2 (ja) | 1991-05-23 |
Family
ID=15600028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15517081A Granted JPS5856435A (ja) | 1981-06-10 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| JPH05146217A (ja) * | 1992-05-20 | 1993-06-15 | Iseki & Co Ltd | コンバインにおける穀粒貯留装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-09-30 JP JP15517081A patent/JPS5856435A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| JPH05146217A (ja) * | 1992-05-20 | 1993-06-15 | Iseki & Co Ltd | コンバインにおける穀粒貯留装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334657B2 (ja) | 1991-05-23 |
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