JPS5992549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5992549A JPS5992549A JP20228482A JP20228482A JPS5992549A JP S5992549 A JPS5992549 A JP S5992549A JP 20228482 A JP20228482 A JP 20228482A JP 20228482 A JP20228482 A JP 20228482A JP S5992549 A JPS5992549 A JP S5992549A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わシ、特に半導体
基板上の各素子間を分離する素子分離法の改良に関する
。
基板上の各素子間を分離する素子分離法の改良に関する
。
シリコン半導体基板によって製造される半導体装置、特
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無くシ、かつ寄生容量を小さくするために、
素子間の所謂フィールド領域（素子分離領域）に厚い酸
化膜を形成することが行々われている。従来、酸化膜を
用いる素子分離法の１つとして、フィールド領域のシリ
コン基板を一部工、チングして溝部を形成し、この溝部
にＣＶＤ技術を用いてフィールド酸化膜を埋め込む方法
がある。この素子分離法は、素子分離後の基板素面が略
平担になり、しかも素子分離領域の寸法が精度良く形成
される溝の寸法で決定されるため、高集積化された半導
体装置を製造する上で非常に有益的な技術である。
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無くシ、かつ寄生容量を小さくするために、
素子間の所謂フィールド領域（素子分離領域）に厚い酸
化膜を形成することが行々われている。従来、酸化膜を
用いる素子分離法の１つとして、フィールド領域のシリ
コン基板を一部工、チングして溝部を形成し、この溝部
にＣＶＤ技術を用いてフィールド酸化膜を埋め込む方法
がある。この素子分離法は、素子分離後の基板素面が略
平担になり、しかも素子分離領域の寸法が精度良く形成
される溝の寸法で決定されるため、高集積化された半導
体装置を製造する上で非常に有益的な技術である。
従来の素子分離法を第１図（ａ）〜（ｅ）を参照して簡
単に説明する。まず、第１図（ａ）に示す如く比抵抗５
〜５０〔Ωα 〕程度のＰ型（１００）シリコン基板１
１を用意し、この基板１１の素子形成領域上にマスク材
１２を形成する。次いで、同図（ｂ） Ｋ’示す如くマ
スク材１２をマスクとしてシリコン基板１１を異方性エ
ツチングし、例えば深さ０．６〔μｍ〕程度の溝部１３
を形成する。
単に説明する。まず、第１図（ａ）に示す如く比抵抗５
〜５０〔Ωα 〕程度のＰ型（１００）シリコン基板１
１を用意し、この基板１１の素子形成領域上にマスク材
１２を形成する。次いで、同図（ｂ） Ｋ’示す如くマ
スク材１２をマスクとしてシリコン基板１１を異方性エ
ツチングし、例えば深さ０．６〔μｍ〕程度の溝部１３
を形成する。
その後、同図（ｃ）に示す如くシリコン基板１１表面に
基板１１と同導型の不純物１４をイオン注入する。続い
て、同図（ｄ）に示す如く溝部１３に絶縁膜１５を埋め
込み、その表面を平担化をする。さらに、同図（ｅ）に
示す如くダート酸化膜１６及びダート電極１２を形成し
、とれ以後は周知の方法で、例えばＭＯＳ ）ランジス
タが作成されることになる。
基板１１と同導型の不純物１４をイオン注入する。続い
て、同図（ｄ）に示す如く溝部１３に絶縁膜１５を埋め
込み、その表面を平担化をする。さらに、同図（ｅ）に
示す如くダート酸化膜１６及びダート電極１２を形成し
、とれ以後は周知の方法で、例えばＭＯＳ ）ランジス
タが作成されることになる。
しかしながら、この種の従来方法にあっては次のような
問題があった。すなわち、前記ダート電極１７に電圧を
加えた場合、第１図（ｓ）に示すコーナ部１８に電界集
中が起シ、この部分の反転が容易となり寄生チャネルが
発生し易く表る。つまＦｔ、ｃ−）電圧の印加によシコ
ーナ一部１８には、ＭＯＳトランジスタの本来の閾値電
圧より低いダート電圧で奇生チャネルが形成されてしま
う。この状態を示したのが第２図である。第２図は試作
したＭＯＳ ）ランジスタのサブ・スレシホールド特性
（ｌｏｇＩＤ−ＶＧ特性）を示したもので、本来の特性
（曲線Ｐ）に上記コーナ一部１８にできる寄生トランジ
スタの特性（曲線Ｑ）が重畳されるため、図中点線で示
す如きキンクを持った特性が現われる。このように、上
記コーナ一部１８にできる寄生トランジスタは、ＯＦＦ
状態でのリーク電流の原因となり、素子特性を劣化させ
る大きな要因となる。
問題があった。すなわち、前記ダート電極１７に電圧を
加えた場合、第１図（ｓ）に示すコーナ部１８に電界集
中が起シ、この部分の反転が容易となり寄生チャネルが
発生し易く表る。つまＦｔ、ｃ−）電圧の印加によシコ
ーナ一部１８には、ＭＯＳトランジスタの本来の閾値電
圧より低いダート電圧で奇生チャネルが形成されてしま
う。この状態を示したのが第２図である。第２図は試作
したＭＯＳ ）ランジスタのサブ・スレシホールド特性
（ｌｏｇＩＤ−ＶＧ特性）を示したもので、本来の特性
（曲線Ｐ）に上記コーナ一部１８にできる寄生トランジ
スタの特性（曲線Ｑ）が重畳されるため、図中点線で示
す如きキンクを持った特性が現われる。このように、上
記コーナ一部１８にできる寄生トランジスタは、ＯＦＦ
状態でのリーク電流の原因となり、素子特性を劣化させ
る大きな要因となる。
本発明の目的は、寄生チャネルの発生を防止することが
でき、素子特性の向上をはかシ得る半導体装置の製造方
法を提供することにある。
でき、素子特性の向上をはかシ得る半導体装置の製造方
法を提供することにある。
本発明の骨子は、半導体基板の素子分離領域と共に素子
形成領域の周辺部に基板と同導電型の不純物をイオン注
入し、前述したコーナ一部における寄生チャネル発生を
防止することにある。
形成領域の周辺部に基板と同導電型の不純物をイオン注
入し、前述したコーナ一部における寄生チャネル発生を
防止することにある。
すなわち本発明は、素子分離領域に絶縁膜を埋め込む素
子分離法を利用して半導体装置を製造するに際し、半導
体基板の素子形成領域上にマスク材を形成したのち、こ
のマスク材を用い上記半導体基板の素子分離領域をエツ
チングして溝部を形成し、次いで上記マスク材の側壁の
一部をエツチングし上記溝部で囲まれた前記半導体基板
の素子形成領域表面の周辺部を露出せしめ、次いで前記
マスク材を用い上記素子形成領域表面の一部及び素子分
離領域に前記半導体基板と同導電型の不純物をイオン注
入し、次いで前記溝部に絶縁膜を埋め込み、しかるのち
前記素子形成領域上に所望の素子を形成するようにした
方法である。
子分離法を利用して半導体装置を製造するに際し、半導
体基板の素子形成領域上にマスク材を形成したのち、こ
のマスク材を用い上記半導体基板の素子分離領域をエツ
チングして溝部を形成し、次いで上記マスク材の側壁の
一部をエツチングし上記溝部で囲まれた前記半導体基板
の素子形成領域表面の周辺部を露出せしめ、次いで前記
マスク材を用い上記素子形成領域表面の一部及び素子分
離領域に前記半導体基板と同導電型の不純物をイオン注
入し、次いで前記溝部に絶縁膜を埋め込み、しかるのち
前記素子形成領域上に所望の素子を形成するようにした
方法である。
本発明によれば、素子形成領域のコーナ部にも反転防止
用の不純物をイオン注入することができるので、コーナ
部における寄生チャネル発５− 生を確実に防止することができる。このため、ＯＦＦ状
態でのリーク電流等をなくし素子特性の大幅な向上をは
かシ得る。
用の不純物をイオン注入することができるので、コーナ
部における寄生チャネル発５− 生を確実に防止することができる。このため、ＯＦＦ状
態でのリーク電流等をなくし素子特性の大幅な向上をは
かシ得る。
第３図（ａ）〜（１）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。
Ｓ ）ランジスタ製造工程を示す断面図である。
まず、第３図（、）に示す如く比抵抗５〜５０〔Ω１−
１〕のＰ型（１００）シリコン基板（半導体基板）３１
を用意し、この基板３ノ上に酸化膜３２を介して、例え
ば０．５〔μｍ〕膜厚のＡ／、膜（マスク材）３３を被
着し、通常の写真飾刻工□程を行う事により、ｋｌ膜３
３及びレジスト膜３４のマスクを形成する。次いで、同
図（ｂ） Ｋ示す如く上記マスクを用いシリコン基板３
１を深さ０．６〔μｍ〕程度異方性エツチングし、素子
分離領域に溝部３５を形成する。続いて、同図（ｃ）に
示す如く等方性エツチングによりＡｔ膜３３の側壁の一
部をエツチングし、例えば０．１〔μｍ〕 程度後退さ
せる。同図（ｄ）に示す如くマスク用のレジスト膜３４
を剥離した後、後退したＡｔ膜３３６− をマスクとして基板３Ｉに該基板３１と同導電型の不純
物を、例えば３ Ｘ １０１２（：ｍ−２）程度イオン
注入する。このとき、コーナ一部３７にマスクが無いた
め、イオン注入層３６は溝部３５と共にコーナ一部３７
にも同時に形成される。
１〕のＰ型（１００）シリコン基板（半導体基板）３１
を用意し、この基板３ノ上に酸化膜３２を介して、例え
ば０．５〔μｍ〕膜厚のＡ／、膜（マスク材）３３を被
着し、通常の写真飾刻工□程を行う事により、ｋｌ膜３
３及びレジスト膜３４のマスクを形成する。次いで、同
図（ｂ） Ｋ示す如く上記マスクを用いシリコン基板３
１を深さ０．６〔μｍ〕程度異方性エツチングし、素子
分離領域に溝部３５を形成する。続いて、同図（ｃ）に
示す如く等方性エツチングによりＡｔ膜３３の側壁の一
部をエツチングし、例えば０．１〔μｍ〕 程度後退さ
せる。同図（ｄ）に示す如くマスク用のレジスト膜３４
を剥離した後、後退したＡｔ膜３３６− をマスクとして基板３Ｉに該基板３１と同導電型の不純
物を、例えば３ Ｘ １０１２（：ｍ−２）程度イオン
注入する。このとき、コーナ一部３７にマスクが無いた
め、イオン注入層３６は溝部３５と共にコーナ一部３７
にも同時に形成される。
次に、第１図（ａ）に示す如く溝部３５に、例えばｃｖ
ｎ−ｓｔｏ２膜（絶縁膜）３８を埋め込み前記）Ｌ膜３
３を除去し基板表面を平担化する。続いて、第１図（ｒ
）に示す如く通常の工程と同様にして、ｆ−）酸化膜３
９及びグー）電極４ｏを形成する。さらにソース、ドレ
イン拡散層（図示せず）を形成することＫよりＭＯＳ
）ランジスタが完成することになる。
ｎ−ｓｔｏ２膜（絶縁膜）３８を埋め込み前記）Ｌ膜３
３を除去し基板表面を平担化する。続いて、第１図（ｒ
）に示す如く通常の工程と同様にして、ｆ−）酸化膜３
９及びグー）電極４ｏを形成する。さらにソース、ドレ
イン拡散層（図示せず）を形成することＫよりＭＯＳ
）ランジスタが完成することになる。
かくして本実施例によれば、イオン注入用のマスク材で
あるＡｔ膜３３の側壁の少なくとも一部を後退させると
とＫよシ、１回のイオン注入で素子分離領域の溝部３５
及び溝コーナ一部３７に同時に不純物の注入が可能であ
り、寄生チャネルの発生を防止することが可能となる。
あるＡｔ膜３３の側壁の少なくとも一部を後退させると
とＫよシ、１回のイオン注入で素子分離領域の溝部３５
及び溝コーナ一部３７に同時に不純物の注入が可能であ
り、寄生チャネルの発生を防止することが可能となる。
なお、本発明は上述した実施例に限定されるものではな
い。実施例では第３図（ｃ）に示す如くレジスト膜３４
を用いてＡｔ膜３３の側壁部のみをエツチングしたが、
レジストによる汚染を防ぐため、マスク用Ａｔ膜３３を
加工後レジスト膜３４を除去して、シリコン基板３ノを
エツチングして溝部３５を形成し、その後Ａｔ膜３３を
エツチングして、Ａｔ膜３３の上面一部と共に側壁部を
除去するようにしても良い。また、前記マスク材として
はＡｔ膜の他に％ ８１０膜。８１３Ｎ４膜、有機膜、
或いはこれらの材料の多層膜を使用することが可能であ
る。さらに、ＮチャネルＭＯ８）ランジスタに限らず各
種の半導体装置に適用できるのは、勿論のことである。
い。実施例では第３図（ｃ）に示す如くレジスト膜３４
を用いてＡｔ膜３３の側壁部のみをエツチングしたが、
レジストによる汚染を防ぐため、マスク用Ａｔ膜３３を
加工後レジスト膜３４を除去して、シリコン基板３ノを
エツチングして溝部３５を形成し、その後Ａｔ膜３３を
エツチングして、Ａｔ膜３３の上面一部と共に側壁部を
除去するようにしても良い。また、前記マスク材として
はＡｔ膜の他に％ ８１０膜。８１３Ｎ４膜、有機膜、
或いはこれらの材料の多層膜を使用することが可能であ
る。さらに、ＮチャネルＭＯ８）ランジスタに限らず各
種の半導体装置に適用できるのは、勿論のことである。
第１図（ａ）〜（、）は従来の素子分離法を説明するた
めの工程断面図、第２図は従来の方法により形成された
ＭＯＳ ）ランジスタｔｏｇＩＤ−ＶＧ特性を示す図、
第３図（、）〜（ｆ）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。 ３１・・・シリコン基板（半導体基板）、３２・・・酸
化膜、３３・・・Ａｔ膜（マスク材）、３４・・・レジ
スト膜、３５・・・溝部、３６・・・イオン注入層、３
７−１−す一部、３ ｇ ・ＣＶＤ−８ＩＯ２膜（素子
分離用絶縁膜）、３９・・・ダート酸化膜、４０・・・
ダート電極。 出願人代理人 弁理士 鈴 江 武 彦９− ２３ 第１図 第２図 第３図
めの工程断面図、第２図は従来の方法により形成された
ＭＯＳ ）ランジスタｔｏｇＩＤ−ＶＧ特性を示す図、
第３図（、）〜（ｆ）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。 ３１・・・シリコン基板（半導体基板）、３２・・・酸
化膜、３３・・・Ａｔ膜（マスク材）、３４・・・レジ
スト膜、３５・・・溝部、３６・・・イオン注入層、３
７−１−す一部、３ ｇ ・ＣＶＤ−８ＩＯ２膜（素子
分離用絶縁膜）、３９・・・ダート酸化膜、４０・・・
ダート電極。 出願人代理人 弁理士 鈴 江 武 彦９− ２３ 第１図 第２図 第３図
Claims (1)
- 半導体基板の素子形成領域上にマスク材を形成する工程
と、上記マスク材を用い上記半導体基板の素子分離領域
をエツチングして溝部を形成する工程と、次いで上記マ
スク材の側壁の一部をエツチングし上記溝部で囲まれた
前記半導体基板の素子形成領域表面の周辺部を露出せし
める工程と、次いで前記マスク材を用い上記素子形成領
域表面の一部及び素子分離領域に前記半導体基板と同導
電型の不純物をイオン注入する工程と、次いで前記溝部
に絶縁膜を埋め込む工程と、しかるのち前記素子形成領
域上に所望の素子を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228482A JPS5992549A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228482A JPS5992549A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992549A true JPS5992549A (ja) | 1984-05-28 |
Family
ID=16454984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228482A Pending JPS5992549A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322004A (en) * | 1997-02-04 | 1998-08-12 | Nec Corp | A semiconductor device and method of manufacture thereof |
| WO2007127197A2 (en) | 2006-04-26 | 2007-11-08 | International Rectifier Corporation | Mask structure for manufacture of trench type semiconductor device |
-
1982
- 1982-11-18 JP JP20228482A patent/JPS5992549A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322004A (en) * | 1997-02-04 | 1998-08-12 | Nec Corp | A semiconductor device and method of manufacture thereof |
| US6144047A (en) * | 1997-02-04 | 2000-11-07 | Nec Corporation | Semiconductor device having impurity concentrations for preventing a parasitic channel |
| GB2322004B (en) * | 1997-02-04 | 2001-10-10 | Nec Corp | Semiconductor device and method of manufacture thereof |
| US6376331B1 (en) | 1997-02-04 | 2002-04-23 | Nec Corporation | Method for manufacturing a semiconductor device |
| WO2007127197A2 (en) | 2006-04-26 | 2007-11-08 | International Rectifier Corporation | Mask structure for manufacture of trench type semiconductor device |
| EP2013661A2 (en) * | 2006-04-26 | 2009-01-14 | International Rectifier Corporation | Mask structure for manufacture of trench type semiconductor device |
| JP2009535817A (ja) * | 2006-04-26 | 2009-10-01 | インターナショナル レクティフィアー コーポレイション | 溝型半導体デバイスの製造のためのマスク構造 |
| EP2013661A4 (en) * | 2006-04-26 | 2011-03-16 | Int Rectifier Corp | MASK STRUCTURE FOR MANUFACTURING A TRENCH-TYPE SEMICONDUCTOR DEVICE |
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