JPS5955070A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 □〔発明の技術分□野〕 □との廃明はｉ縁基板上に設ケ佼れ□た畢□導体１に素
子を形成するようにＬ苑”半導体装置の製造方法に関す
る。　　　　　　　　　′□・〔発明の技術的背景とそ
の１問題点１〕　　□を緑基板）＝ｍＭｏｊト□ラン−
）ズタを一部する場合に、従来では次のような工程によ
って行なわれている。すなわち、まず絶縁基板たとえば
サファイア基板上に選択的に半導体−を形成する。

次にこの半導体層の一部上面にｒ−ト酸化膜およびｙ−
ト電極を形成し、続いてこのダート電極をマスクにして
」二記半導体層に不純物を拡散することによってｒ−）
電極の両側にソース及びドレイン領域を形成してＭＯＳ
　）ランジスタを製造１〜でいる。

このような従来方法で製造されるＭＯＳ　）ランジスタ
の信頼性を高めるためには、不純物拡散によって形成さ
れるソース及びドレイン領域の深さを浅くする必要があ
る。これは次のような理由に基づいている。すなわち、
不純物の拡散は一般にほぼ等方的であるため、拡散の深
さを深くすれば必然的に横方向の拡散距離も大きなもの
となる。すると、ソース及びドレイン領域がダート電極
下に大幅に侵入して形成され、この結果、実効チャネル
長が減少してしまう。実効チャネル長の減少は、ショー
トチャネル効果や・ぐンチスルー耐圧の低下の原因とカ
リ、素子の信頼性を著しく低下させるととになる。そと
で、実効チャネル長の減少を防止して信頼性を高めるた
めに、ソース及びドレイン領域の深さを浅く形成する必
要がある。

ところが、ソース及びドレイン領域を浅く形成すると両
頭域における抵抗が必然的に大きなものとなり、今度は
動作速度が遅くなるという問題が生じる。さらに、ソー
ス及びドレイン領域を浅く形成すると、特に絶縁基板」
−に形成されたＣＭＯＳインバータ構造において、イン
バータ・リークという現象が発生する。

次にこのインバータ・リーク現象について説明する。第
１図は絶縁基板たとえばアルミナ基板上に形成されたＣ
ＭＯＳインバータの素子構造を示す断面図である。アル
ミナ基板１上にはＰ型の単結晶シリコン層２及びＮ型の
単結晶シリコン層３が隣接して堆積形成されている。上
記両シリコン層２，３それぞれの一部上面にはｙ　−ト
酸化膜４，５およびデート電極６，７が形成されている
。上記一方のｒ−１電極６の両側に位置するシリコン層
２の表面には、その底面が前記アルミナ基板１とシリコ
ン層２との界面に達していない、ＮチャネルＭＯ８）ラ
ンジスタのソース及びドレイン領域となる一対のＮ　型
領域８．９が形成されている。上記他方のｆ−ト電極Ｊ
の両側に位置しているシリコン層３の表面には、その底
面が前記アルミナ基板１とシリコン層３との界面に達し
ていない、ＰチャネルＭＯ８）ランジスタのソース及び
ドレイン領域となる一対のＰ型領域１０．１１が形成さ
れている。上記両デート電極６．７には入力電圧■１ｎ
が与えられ、一方のＰ型領域１１には正極性の電源電圧
ＶＤＤが与えられ、さらに一方のＮ型領域８には基準の
電圧ＧＮＤが与えられる。そして出力電圧Ｖ。ｕｔは、
上記他方のＮ型領域９とＰ＋型領域１０との接続点から
得られる。

上記ＣＭＯＳインバータを構成するＮチャネル及びＰチ
ャネルＭＯ８）ランジスタのソース及びドレイン領域と
なる上記Ｎ型領域８，９とＰ型頭５− 域１０．１１は、前記したように実効チャネル長の減少
を防止するためにそれぞれ浅く形成されている。そして
いｔ、ＶｏｕｔにＨレベル（正極性）の電圧が加わった
とすると、第１図中に矢印を付して示すように、Ｐ型領
域１０〜Ｐ型のシリコン層２〜Ｎ型領域８からなる直流
電流径路が生じ、とれによって動作に支障をきたしてし
まう。

そこでさらに従来では、実効チャネル長の減少を伴なわ
ずにソース及びドレイン領域を絶縁基板との界面に達す
るまで深く形成する方法が行なわれている。との方法は
、第２図の断面図で示すように、ｔず、絶縁基板２１上
に選択的に半導体層２２を堆積形成し、次にこの半導体
層２２の一部上面にダート酸化膜２３およびダート電極
２４を形成し、続いてこのｆｆ−）電極２４をマスクと
して１回目のソース、ドレイン領域形成用の浅いイオン
注入を行ない、次にダート電極２４の周囲にレジスト膜
２５を付着させ、さらに続いてこのレジスト膜２５をマ
スク６− として２回目のソニスドレイン領域形成用の深いイオン
注入を行ない、この後、熱処理を行なって上記イオン注
入領域を活性化して、ダート電極２４近傍では浅くかつ
とれ以外では深いソース及びドレイン領域；２６．２’
ｌを形成している。ところが、この方法ではソース、ド
レイン領域を形成するために２回のイオン注入工程が必
要となシ、シかも２回目のイオン注入ではプロジェクテ
イドレンジＢＰを深くするため、イオンの加速電圧を１
回目よりも大きくシカければならガい。

このように、この従来方法では工程が複雑となって、制
御性が損々われるという欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
、その第１の目的は実効チャネル長の減少が防止できし
かもソース及びドレイン領域における抵抗が小さくでき
て、高信頼性及び高速動作性を同時に達成し得る半導体
装置が製造可能な半導体製造の製造方法を提供するとと
にあり□、耐２め目的は上記第１の目的を達成し樽るよ
５′カ構造す々わち、ダート電□極近傍、では浅くかう
それ以外の値域では絶縁基板との界面に達した深さめソ
ース及びドレイン領域をもつた半導体装置を制御性良く
製造できる半導体装置の製造方法を提供することにある
。

〔発明の概要〕

゛上記目的を達成するためこの発明にあっては、絶縁基
体上に半導体層を形成し、この半導体層の一部上面にダ
ート酸化膜およびダート電極を形成し、この後、ダート
電極近傍の半導体層における不純物に対する拡散係数を
それ以外の位置の半導体層におけ石それよシも小さくシ
、□続いてダート電極をマスタとして用いて半導体層に
不純物を導入してソース及びドレイン領域を形成するよ
うにした半導体装置の製造方法が提供されている。

〔発明の実施例〕

笛３図（ａ）ないしくｆ）は、この発明をＮチャネルＭ
Ｏ８ＬＳＩの製造方法に実施した場合の、各製造工程を
示す断面図である。以下、第３図を参照してその製造方
法を工程順に説明する。　　。

まず、第３図（ａ）に示すように、絶縁基板であるサフ
ァイア基板３１上全面に、□厚さ０．３〜０．１μ′ｍ
のＰ型巣結晶シリコン層３２をエピタキシャル成長させ
、続いてこのシリコン層３−？を選択的にエツチング除
去して素子分離を行なう。

次に、第３図（ｂ）に示すように、素子分離された上記
シリコン層３２の一部上面に通常の方法によって、ダー
ト酸化膜３３及び多結晶シリコン膜３４からなるダート
電極８５を形成する。

続いて、上記ｆ’−）電極計を含みその両側に位置する
シリコン層３２の一部表面のみを露出させるようにして
残少をフォトレジスト膜３６で覆い、この後、このレジ
スト膜３６をマスクとして用いて、上記ダート電極３５
近傍のシリコン層３２内部にシリコンをイオン注入して
、シリコンイオン注入Ｎｌｌ３７を形成する。このイオ
ン注入は、濃度が２×１０１５／ｃｒｒ１２で、加速電
圧は１００　ｋｅＶにして行なった。さらＫ１０００Ｃ
１９− Ｎ２雰囲気中で２０分間熱処理を行なった。

次に、第３図（ｃ）に示すように、前記レジスト膜ｊ６
を形成する時に用いたマスクツヤターンの友転六ターン
を用いて、ダート電極ＬＪの周囲を覆うフォトレジスト
膜３８を形成する。さらＫこのレジスト膜３８をマスク
として用いて、上記シリコンイオン注入層３７以外のシ
リコン＠３２内部に水素イオンをイオン注入して、水素
イオン注入層３９を形成する。このイオン注入は、１度
が２×１０　／ｃｒｎで、加速電圧は１００ｋｅＶにし
て行ガらた。

次に、第３図（ｄ）に示すように、上記レジスト膜３８
を除去し、続いてダート電極３５をマスクにして砒素イ
オンをイオン注入して砒素イオン注入Ｑ４０を形成する
。このイオン注入は、濃度が１〜３×１０１５／ｃｒｎ
２で、加速電圧は４０の工程で形成されたシリコンイオ
ン注入層３７のプ□ロジェクチイドレンジＲｐが小さく
かつ第３１０− 図（、）の工程で形成された水素イオン注入層３９のＨ
ｐが大きく、かつ未だ熱処理を施こしていないためにイ
オン種が活性化されておらず、さらにイオン注入による
ダメージが残っているため、いわゆる増速拡散が行なわ
れるからである。

この状態で、次に１．０００　ｔｒで２０分間程度の熱
処理を行なって、第３図（、）に示すように、ダート電
極−３５の近傍では浅くかつそれ以外ではザファイーア
系板３１との界面に寸で達する深さの、ソース及びドレ
イン領域となる一対のｎ＋型領領域４１４２を形成する
。

次に、第３図（ｆ）に示すように、通常のＭＯ８型半導
体装置の製造方法に従って、ＣＶＤ法により全面に厚さ
３０００Ｘのシリコン酸化膜４３を、同じ＜ＣＶＤ法に
より厚さ７０００ＸのＢＰＳＧ（ポロン・リン・シリケ
ートガラス）膜４４を順次堆積形成１〜、さらに前記一
対のｎ　型領域４１．４２に対応した位置にコンタクト
ホール４５．４６を開口し、続いて全面にアルミニウム
を蒸着しさらに・ぐターニングを行なうことによりソー
ス及びドレイン電極４７．４８を形成するととによって
ＮチャネルＭＯＳ　ＬＳＩを製造する。

ｌ配力法によれば、ダート電極３５の近傍にシリコンを
イオン注入してシリコンイオン注入１帝３７を形成しか
つ熱処理をほどこしたので、との伺近のシリコン層３２
の結晶性が改善され不純物に対する拡散係数は小さくな
る。とれに対してダート電極其の近傍以外のシリコン層
３２には水素イオンをイオン注入して水素イオン注入層
３９を形成したので、との付近のシリコン層３２の結晶
性は元の状態よりも悪化している。このため、この付近
のシリコン層３２の不純物に対する拡散係数は大きなも
のとなる。

そして、この状態でソース及びドレイン拡散を行なえば
、第３図（、）に示すような形状のｎ型領域４１．４２
が得られる。

この方法で製造された半導体装置は、ソース及びドレイ
ン領域となる一対のｎ　型領域４１゜４２が、ｒ−１−
電極ゴの近傍でのみ浅く形成され、かつｒ−）電極すか
ら離れたところではサファイア基板３１との境界にまで
達し７た状態で形成される。このため、実効チャネル長
の減少が最小におさえられて、ショートチャネル効果や
／ぐンチスルー耐圧の低下を防止することができ、信頼
性の向上が図れる。また一対のｎ型領域４１．４２すな
わちソース及びドレイン領域の一部の深さが深く基板３
１との境界に達しているので、この領域における抵抗を
小さくすることができ、しかもＣＭＯ８構成にした場合
に従来発生していた直流電流径路による不都合も解消で
きる。

また、第３図（♂）に示すような形状のｎ型領域４１．
４２を得るに当だって、従来ではソース・ドレイン領域
形成用のイオン注入を２同の工程に分けて行なう必要が
あった。ところが、この発明の方法では１回で行なうこ
とができ、また予めシリコン層、？２の結晶性が制御さ
れているので、イオンの加速電圧も従来よ勺は低くても
よく、このため制御性良く製造するととが可能〜１３− である。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば、上記実施例では、
ダート電極近傍とそれ以外のシリコン層３２における不
純物に対する拡散係数を異ならせるために、シリコンイ
オン注入層３７と水素イオン注入層３９を共に形成する
場合について説明しだが、これはいずれか１つの層を形
成するのみでもよい。

また、上記水素イオン注入層３９は、結晶の格子欠陥を
増加させて拡散係数を大きくするために設けられるもの
であるため、水素イオンの他にヘリウム、ネオン、アル
ゴン、り１７７’　トン、キセノン、ラドン等の不活性
ガスイオンのうちいずれか１つのイオンを注入してイオ
ン注入層を形成するようにしてもよい。

さらに上記実施例ではこの発明をＮチャネルＭＯＳ　Ｌ
Ｓ４の製造方法に適用した例であるが、ＰチャネルＭＯ
８ＬＳＩ　＋ＣＭＯ８ＬＳＩの製造方法に適用すること
ができるのはもちろんである。

１４− またさらに１上記実施例では絶縁基板としてサファイア
基板を用いる例について説明したが、これはその他にス
ピネル、ガーネットや多結晶シリコン酸化膜構造などの
誘電分離基板を用いてもよい。そして、ダート電極材料
としては多結晶シリコン膜の他にモリブデン膜、タング
ステン膜などの高融点金属膜やこれら各金属とシリコン
からなるシリサイド膜を用いてもよい。

〔発明の効果〕

以上説明したようＫこの発明の方法によれば、高信頼性
及び高速動作性を同時に達成し得える半導体装置を制御
性良く製造することができる。

【図面の簡単な説明】

第１図はＣＭＯＳインバータ構造におけるインバータ・
リーク現象を説明するための断面図、第２図は従来方法
を説明するだめの断面図、第３図（、）ないしくｆ）は
この発明に係る一実施例の方法を説明するための断面図
である。 ３１・・・サファイア基板（絶縁基板’）、５ｓ−ｐ型
巣結晶シリコン層（半導体Ｎｊ）、３５・・・ｆ−ト電
極、３６．３８・・・フォトレジスト膜、３７・・・シ
リコン、イオン注入層、３９・・・水素イオン注入層、
４０−・砒素イオン注入層、４１．４２・・・ｎ＋型領
領域ソース及びドレイン領域）、４３・＝・シリコン酸
化膜、４４・・・ＢＰＳＧ膜、４５．４６・・・コンタ
クトホール、４７．４８・・・ソース及びドレイン電極
。 出願人代理人　　弁理士　鈴　江　武　彦第３図 ３１ １１１； 第３図

Claims (1)

1. 【特許請求の範囲】 （１）絶縁基体上に半導体層を形成する工程と、この半
   導体層の一部上面にダート酸化膜およびダート電極を形
   成する工程と、上記半導体１の４うち上記ダート電極の
   近傍に位置する半導体領域とそれ以外の半導体領域とに
   おけ不不純物に対する拡散係数を異な□らせる工程と、
   上記グニト電極をマスクに用いて上記半導体層に不純物
   を導入してソース及びＰレイン領域を形成する工程とを
   具備したことを特徴とす不半導体装置の製造方法。　　
   　　　　　−−。 （２）前記ダート電極の近傍に位置する半導体領域の不
   純物に対す：不拡散係数をぐそれ以外の半導体領域の不
   純物に対する拡散係数よシも小さくするようにした特許
   請求の範囲第１・屓に記゛載の半導体装置の製造方法・
   。・　　□　　−（３）前記ダート電極の近傍に位置す
   る半導体領域にシリインイオンをイオン注入し、かつ熱
   □処理をほどとすととによっ大不純物に対する拡散係数
   を、それ以外□の半導体′値域におけるそれと異ならせ
   るよう鷹した瞳許請求の範囲第１項′□に記載の半導体
   装置の製造方法。 （４）前記ｒ−Ｆ電極の近傍に位置する半導体領域以伺
   の半導体値域１に、水′素、ヘリウム、ネオン、アルコ
   １ン、ンリプトシ、情セノン、ラドンのうちいずれか１
   つのイオンを□イオン１人することによって不純物に対
   する拡散係数を、少−ト電極の近□傍に位置する半導体
   値域のそれと異ならせるよゲにした特許請求の範囲第１
   頂層１１ 記載の半導体装置の藪造方□法。