JPH0621094A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621094A JPH0621094A JP4175380A JP17538092A JPH0621094A JP H0621094 A JPH0621094 A JP H0621094A JP 4175380 A JP4175380 A JP 4175380A JP 17538092 A JP17538092 A JP 17538092A JP H0621094 A JPH0621094 A JP H0621094A
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Abstract
(57)【要約】
【目的】チャネルドープ層の不純物プロファイルを広げ
ないで、さらには、チャネルドープイオン注入後の洗浄
工程での汚染からゲート酸化膜を保護する半導体装置の
製造方法を提供する。 【構成】ａ）ゲート絶縁膜を形成する工程と、ｂ）ゲー
ト電極とする為の第１のポリシリコン膜を形成する工程
と、ｃ）ＭＯＳ形トランジスタのしきい値電圧を調整す
るためのイオン注入をゲート電極膜を透過させてイオン
注入する工程と、ｄ）第２のポリシリコン膜若しくはシ
リサイド膜を、第１のポリシリコン膜の上に形成する工
程と、ｅ）フォトリソグフィー・エッチングによりゲー
ト電極膜を加工してゲート電極を形成する工程と、から
成ることを特徴とする半導体装置の製造方法。
ないで、さらには、チャネルドープイオン注入後の洗浄
工程での汚染からゲート酸化膜を保護する半導体装置の
製造方法を提供する。 【構成】ａ）ゲート絶縁膜を形成する工程と、ｂ）ゲー
ト電極とする為の第１のポリシリコン膜を形成する工程
と、ｃ）ＭＯＳ形トランジスタのしきい値電圧を調整す
るためのイオン注入をゲート電極膜を透過させてイオン
注入する工程と、ｄ）第２のポリシリコン膜若しくはシ
リサイド膜を、第１のポリシリコン膜の上に形成する工
程と、ｅ）フォトリソグフィー・エッチングによりゲー
ト電極膜を加工してゲート電極を形成する工程と、から
成ることを特徴とする半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＩＳ
形半導体装置の製造方法に関する。
形半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、低消費電力という特徴を生かし
て、ＭＩＳ形半導体装置、特にシリコンを半導体材料に
用いたＭＯＳ形半導体装置は単体の半導体素子や半導体
集積回路等様々な用途に用いれられている。このうち特
に半導体集積回路には、より一層の高集積化・高速化・
微細化が要求されている。
て、ＭＩＳ形半導体装置、特にシリコンを半導体材料に
用いたＭＯＳ形半導体装置は単体の半導体素子や半導体
集積回路等様々な用途に用いれられている。このうち特
に半導体集積回路には、より一層の高集積化・高速化・
微細化が要求されている。
【０００３】また、均一性良く半導体集積回路中の素子
を形成するために、そのしきい値電圧の制御はチャネル
ドープというイオン注入法を用いた導電型不純物の導入
法により行なわれている。
を形成するために、そのしきい値電圧の制御はチャネル
ドープというイオン注入法を用いた導電型不純物の導入
法により行なわれている。
【０００４】ＭＯＳ形半導体素子のチャネルドープの方
法としては、従来はゲート酸化膜を形成後、イオン注入
法をもちいて導電型不純物を導入し表面不純物濃度を調
整し、ポリシリコン電極を形成するという手順で製造さ
れていた。
法としては、従来はゲート酸化膜を形成後、イオン注入
法をもちいて導電型不純物を導入し表面不純物濃度を調
整し、ポリシリコン電極を形成するという手順で製造さ
れていた。
【０００５】
【発明が解決しようとする課題】ところが、半導体集積
回路に要求されるような高集積化・高速化・微細化に対
応しようとするとき、ゲート酸化膜は薄くすることを要
求されることとなる。ゲート酸化膜が薄くなってくる
と、ゲート酸化膜に印加される電界ストレスは大きくな
り、ゲート酸化膜の特性はゲート酸化膜の汚染に対して
敏感になる。従来の手順によりチャネルドープを行なっ
たとき、イオン注入後にイオン注入を打ち分けるために
用いたフォトレジストを硫酸等で除去することを行なう
と、洗浄液中に微量に含まれる重金属等によりゲート酸
化膜の汚染が起こり、ゲート膜の耐圧が落ちてしまう。
また、それを防ぐためにチャネルドープ後にゲート酸化
膜を形成する方法が考えられるが、チャネルドープを行
なった後で酸化を行なうとチャネルドープ層の不純物プ
ロファイルが広がってしまい微細な素子には対応できな
い。
回路に要求されるような高集積化・高速化・微細化に対
応しようとするとき、ゲート酸化膜は薄くすることを要
求されることとなる。ゲート酸化膜が薄くなってくる
と、ゲート酸化膜に印加される電界ストレスは大きくな
り、ゲート酸化膜の特性はゲート酸化膜の汚染に対して
敏感になる。従来の手順によりチャネルドープを行なっ
たとき、イオン注入後にイオン注入を打ち分けるために
用いたフォトレジストを硫酸等で除去することを行なう
と、洗浄液中に微量に含まれる重金属等によりゲート酸
化膜の汚染が起こり、ゲート膜の耐圧が落ちてしまう。
また、それを防ぐためにチャネルドープ後にゲート酸化
膜を形成する方法が考えられるが、チャネルドープを行
なった後で酸化を行なうとチャネルドープ層の不純物プ
ロファイルが広がってしまい微細な素子には対応できな
い。
【０００６】従って、本発明はチャネルドープ層の不純
物プロファイルを広げないで、さらには、チャネルドー
プイオン注入後の洗浄工程での汚染からゲート酸化膜を
保護する半導体装置の製造方法を提供することを目的と
する。
物プロファイルを広げないで、さらには、チャネルドー
プイオン注入後の洗浄工程での汚染からゲート酸化膜を
保護する半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】課題を解決するために本
発明の半導体装置の製造方法は、ａ）ゲート絶縁膜を形
成する工程と、ｂ）ゲート電極とする為の第１のポリシ
リコン膜を形成する工程と、ｃ）ＭＯＳ形トランジスタ
のしきい値電圧を調整するためのイオン注入をゲート電
極膜を透過させてイオン注入する工程と、ｄ）第２のポ
リシリコン膜若しくはシリサイド膜を、第１のポリシリ
コン膜の上に形成する工程と、ｅ）フォトリソグフィー
・エッチングによりゲート電極膜を加工してゲート電極
を形成する工程と、から成ることを特徴とする。
発明の半導体装置の製造方法は、ａ）ゲート絶縁膜を形
成する工程と、ｂ）ゲート電極とする為の第１のポリシ
リコン膜を形成する工程と、ｃ）ＭＯＳ形トランジスタ
のしきい値電圧を調整するためのイオン注入をゲート電
極膜を透過させてイオン注入する工程と、ｄ）第２のポ
リシリコン膜若しくはシリサイド膜を、第１のポリシリ
コン膜の上に形成する工程と、ｅ）フォトリソグフィー
・エッチングによりゲート電極膜を加工してゲート電極
を形成する工程と、から成ることを特徴とする。
【０００８】
【実施例】本発明の第一の実施例について以下に説明す
る。本実施例では素子分離にＬＯＣＯＳ分離を用いたＮ
チャネルＭＯＳトランジスタの製造方法について図１に
従って説明する。
る。本実施例では素子分離にＬＯＣＯＳ分離を用いたＮ
チャネルＭＯＳトランジスタの製造方法について図１に
従って説明する。
【０００９】はじめ、図１（Ａ）に示すように、不純物
濃度５ｘ１０16ｃｍ-3のＰ形基板１００にＬＯＣＯＳ素
子分離膜１０１形成後、ゲート酸化膜１０２を１５ｎｍ
形成する。そして、第１のポリシリコン膜１０３をＣＶ
Ｄ法により１００ｎｍ形成する。この膜厚を厚くし過ぎ
ると、次に行なわれるチャネルドープイオン注入の不純
物プロファイルがブロードに成るために注意が必要であ
る。
濃度５ｘ１０16ｃｍ-3のＰ形基板１００にＬＯＣＯＳ素
子分離膜１０１形成後、ゲート酸化膜１０２を１５ｎｍ
形成する。そして、第１のポリシリコン膜１０３をＣＶ
Ｄ法により１００ｎｍ形成する。この膜厚を厚くし過ぎ
ると、次に行なわれるチャネルドープイオン注入の不純
物プロファイルがブロードに成るために注意が必要であ
る。
【００１０】つぎに図１（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層１０
４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層１０
４を形成する。
【００１１】さらに、図１（Ｃ）に示すように前記ポリ
シリコン膜上にＣＶＤ法により第２のポリシリコン膜１
０５を４００ｎｍデポジションし、燐ガラスによるプレ
デポジションにより燐の拡散を行いシート抵抗で１５Ω
／□とする。
シリコン膜上にＣＶＤ法により第２のポリシリコン膜１
０５を４００ｎｍデポジションし、燐ガラスによるプレ
デポジションにより燐の拡散を行いシート抵抗で１５Ω
／□とする。
【００１２】最後に図１（Ｄ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域１０６を形成し、絶縁膜１０７を形成
後、アルミニュウム配線１０８を施すことで、しきい値
電圧０．８ＶのＮチャネルＭＯＳトランジスタが得られ
る。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域１０６を形成し、絶縁膜１０７を形成
後、アルミニュウム配線１０８を施すことで、しきい値
電圧０．８ＶのＮチャネルＭＯＳトランジスタが得られ
る。
【００１３】つぎに、本発明の第二の実施例について以
下に説明する。本実施例に於いても素子分離にＬＯＣＯ
Ｓ分離を用いたＮチャネルＭＯＳトランジスタの製造方
法について図２に従って説明する。
下に説明する。本実施例に於いても素子分離にＬＯＣＯ
Ｓ分離を用いたＮチャネルＭＯＳトランジスタの製造方
法について図２に従って説明する。
【００１４】はじめ、図２（Ａ）に示すように、不純物
濃度５ｘ１０16ｃｍ-3のＰ形基板２００にＬＯＣＯＳ素
子分離膜２０１形成後、ゲート酸化膜２０２を１５ｎｍ
形成する。そして、ポリシリコン膜２０３をＣＶＤ法に
より３００ｎｍ形成し、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で５０Ω／□とす
る。請求項１に従った実施例同様にこのポリシリコン膜
の膜厚には注意が必要である。
濃度５ｘ１０16ｃｍ-3のＰ形基板２００にＬＯＣＯＳ素
子分離膜２０１形成後、ゲート酸化膜２０２を１５ｎｍ
形成する。そして、ポリシリコン膜２０３をＣＶＤ法に
より３００ｎｍ形成し、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で５０Ω／□とす
る。請求項１に従った実施例同様にこのポリシリコン膜
の膜厚には注意が必要である。
【００１５】つぎに図２（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層２０
４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層２０
４を形成する。
【００１６】さらに、図２（Ｃ）に示すように前記ポリ
シリコン膜上にスパッタ法によりモリブデンシリサイド
膜２０５を１５０ｎｍデポジションを行なう。尚、この
シリサイド層はモリブデンシリサイドである必要はな
く、タングステンシリサイド等の低抵抗のシリサイドな
らばどれを用いても効果は同様に得られる。
シリコン膜上にスパッタ法によりモリブデンシリサイド
膜２０５を１５０ｎｍデポジションを行なう。尚、この
シリサイド層はモリブデンシリサイドである必要はな
く、タングステンシリサイド等の低抵抗のシリサイドな
らばどれを用いても効果は同様に得られる。
【００１７】最後に図２（Ｄ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域２０６を形成し、絶縁膜２０７形成後、
アルミニュウム配線２０８を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
この方法によれば、従来のポリサイドゲートを用いた半
導体装置の製造方法に比べて製造工程が増えることが無
い。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域２０６を形成し、絶縁膜２０７形成後、
アルミニュウム配線２０８を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
この方法によれば、従来のポリサイドゲートを用いた半
導体装置の製造方法に比べて製造工程が増えることが無
い。
【００１８】最後に本発明の第三の実施例について以下
に説明する。本実施例では素子分離にＬＯＣＯＳ分離を
用いたＮチャネルＭＯＳトランジスタの製造方法につい
て図３に従って説明する。
に説明する。本実施例では素子分離にＬＯＣＯＳ分離を
用いたＮチャネルＭＯＳトランジスタの製造方法につい
て図３に従って説明する。
【００１９】はじめ、図３（Ａ）に示すように、不純物
濃度５ｘ１０16ｃｍ-3のＰ形基板３００にＬＯＣＯＳ素
子分離膜３０１形成後、ゲート酸化膜３０２を１５ｎｍ
形成する。そして、シート抵抗１００Ω／□のＮ形の第
１のポリシリコン膜３０３をＣＶＤ法により１００ｎｍ
形成する。前記２例同様に第１のポリシリコン膜厚は注
意が必要である。
濃度５ｘ１０16ｃｍ-3のＰ形基板３００にＬＯＣＯＳ素
子分離膜３０１形成後、ゲート酸化膜３０２を１５ｎｍ
形成する。そして、シート抵抗１００Ω／□のＮ形の第
１のポリシリコン膜３０３をＣＶＤ法により１００ｎｍ
形成する。前記２例同様に第１のポリシリコン膜厚は注
意が必要である。
【００２０】つぎに図３（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層３０
４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０12ｃｍ-2の
条件でイオン注入することによりチャネルドープ層３０
４を形成する。
【００２１】イオン注入後、ウエハを硫酸にて洗浄する
ことにより図３（Ｃ）に示すように第１のポリシリコン
膜上に５ｎｍの自然酸化膜３０５が形成される。
ことにより図３（Ｃ）に示すように第１のポリシリコン
膜上に５ｎｍの自然酸化膜３０５が形成される。
【００２２】さらに、図３（Ｄ）に示すように前記自然
酸化膜上にＣＶＤ法によりポリシリコン膜３０６を４０
０ｎｍデポジションし、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で１５Ω／□とす
る。このとき、自然酸化膜により燐の拡散がストップさ
れるために第１のポリシリコン中には燐は拡散されな
い。
酸化膜上にＣＶＤ法によりポリシリコン膜３０６を４０
０ｎｍデポジションし、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で１５Ω／□とす
る。このとき、自然酸化膜により燐の拡散がストップさ
れるために第１のポリシリコン中には燐は拡散されな
い。
【００２３】最後に図３（Ｅ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域３０７を形成し、絶縁膜３０８形成後、
アルミニュウム配線３０９を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域３０７を形成し、絶縁膜３０８形成後、
アルミニュウム配線３０９を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
【００２４】以上３つの実施例について示したが、これ
ら３例ともゲート電極のエッチング加工前にランプアニ
ール等のラピッドサーマルアニール法を用いて焼きなま
すことによりイオン注入によるダメージを回復できゲー
ト酸化膜の膜質の更なる向上が期待できる。
ら３例ともゲート電極のエッチング加工前にランプアニ
ール等のラピッドサーマルアニール法を用いて焼きなま
すことによりイオン注入によるダメージを回復できゲー
ト酸化膜の膜質の更なる向上が期待できる。
【００２５】尚、本実施例に於いてはＮチャネルＭＯＳ
トランジスタについてのみ説明を行なったが、Ｐチャネ
ルＭＯＳトランジスタでも同様な効果が得られるのは云
うまでもない。
トランジスタについてのみ説明を行なったが、Ｐチャネ
ルＭＯＳトランジスタでも同様な効果が得られるのは云
うまでもない。
【００２６】
【発明の効果】以上のような半導体装置の製造方法によ
れば、チャネルドープイオン注入後の洗浄時、洗浄液が
直接ゲート酸化膜に接触しないために、集積回路の製造
時に用いれば、高集積化・高速化・微細化の要求に従い
ゲート酸化膜が薄くなって行ってもゲート酸化膜質を悪
くしないため電界によるゲート酸化膜の破壊に対して強
い装置が得られる。また、イオン注入の透過膜は薄くで
きる為にチャネルドープの不純物分布がブロードに成る
ことがない。
れば、チャネルドープイオン注入後の洗浄時、洗浄液が
直接ゲート酸化膜に接触しないために、集積回路の製造
時に用いれば、高集積化・高速化・微細化の要求に従い
ゲート酸化膜が薄くなって行ってもゲート酸化膜質を悪
くしないため電界によるゲート酸化膜の破壊に対して強
い装置が得られる。また、イオン注入の透過膜は薄くで
きる為にチャネルドープの不純物分布がブロードに成る
ことがない。
【００２７】また、本発明の第三の実施例に沿った半導
体装置の製造方法に依れば、プレデポジション法により
ポリシリコンへの不純物導入を行なっても、第１のポリ
シリコン層と第２のポリシリコン層の間の酸化膜により
不純物の拡散が抑えられるために、さらにゲート酸化膜
の膜質劣化が抑えられる。
体装置の製造方法に依れば、プレデポジション法により
ポリシリコンへの不純物導入を行なっても、第１のポリ
シリコン層と第２のポリシリコン層の間の酸化膜により
不純物の拡散が抑えられるために、さらにゲート酸化膜
の膜質劣化が抑えられる。
【図１】本発明の第一の実施例を示す図。
【図２】本発明の第二の実施例を示す図。
【図３】本発明の第三の実施例を示す図。
１００．．．Ｐ形基板 １０１．．．ＬＯＣＯＳ素子分離膜 １０２．．．ゲート酸化膜 １０３．．．第１のポリシリコン膜 １０４．．．チャネルドープ層 １０５．．．第２のポリシリコン膜 １０６．．．ソース・ドレイン拡散領域 １０７．．．絶縁膜 １０８．．．アルミニュウム配線層 ２００．．．Ｐ形基板 ２０１．．．ＬＯＣＯＳ素子分離膜 ２０２．．．ゲート酸化膜 ２０３．．．ポリシリコン膜 ２０４．．．チャネルドープ層 ２０５．．．モリブデンシリサイド膜 ２０６．．．ソース・ドレイン拡散領域 ２０７．．．絶縁膜 ２０８．．．アルミニュウム配線層 ３００．．．Ｐ形基板 ３０１．．．ＬＯＣＯＳ素子分離膜 ３０２．．．ゲート酸化膜 ３０３．．．第１のポリシリコン膜 ３０４．．．チャネルドープ層 ３０５．．．自然酸化膜 ３０６．．．第２のポリシリコン層 ３０７．．．ソース・ドレイン拡散領域 ３０８．．．絶縁膜 ３０９．．．アルミニュウム配線層
Claims (6)
- 【請求項１】ＭＯＳ形半導体装置の製造方法として、 ａ）ゲート絶縁膜を形成する工程と、 ｂ）ゲート電極とする為の第１のポリシリコン膜を形成
する工程と、 ｃ）ＭＯＳ形トランジスタのしきい値電圧を調整するた
めのイオン注入をゲート電極膜を透過させてイオン注入
する工程と、 ｄ）第２のポリシリコン膜を、第１のポリシリコン膜の
上に形成する工程と、 ｅ）フォトリソグフィー・エッチングによりゲート電極
膜を加工してゲート電極を形成する工程と、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項２】ＭＯＳ形半導体装置の製造方法として、 ａ）ゲート絶縁膜を形成する工程と、 ｂ）ゲート電極とする為のポリシリコン膜を形成する工
程と、 ｃ）ＭＯＳ形トランジスタのしきい値電圧を調整するた
めのイオン注入をゲート電極膜を透過させてイオン注入
する工程と、 ｄ）シリサイド膜を、ポリシリコン膜の上に形成する工
程と、 ｅ）フォトリソグフィー・エッチングによりゲート電極
膜を加工してゲート電極を形成する工程と、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項３】ＭＯＳ形半導体装置の製造方法として、 ａ）ゲート絶縁膜を形成する工程と、 ｂ）第１のポリシリコンゲート電極膜を形成する工程
と、 ｃ）ＭＯＳ形トランジスタのしきい値電圧を調整するた
めのイオン注入を第１のポリシリコンゲート電極膜を透
過させてイオン注入する工程と、 ｄ）第１のポリシリコンゲート電極膜表面に酸化膜を形
成する工程と、 ｅ）第２のポリシリコンゲート電極膜を形成する工程
と、 ｆ）プレデポジションによりポリシリコンゲート電極膜
に導電型不純物を導入する工程と、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項４】第１のポリシリコンゲート電極膜の膜厚
が、４００ｎｍ以下であることを特徴とする請求項１ま
たは請求項２もしくは請求項３記載の半導体装置の製造
方法。 - 【請求項５】第１のポリシリコンゲート電極膜表面に形
成する酸化膜の膜厚が１０ｎｍ以下であることを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項６】しきい値電圧調整用イオン注入後、硫酸に
依る洗浄を行なうことにより、第１のポリシリコンゲー
ト電極膜表面に自然酸化膜を形成することを特徴とする
請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538092A JP3200978B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538092A JP3200978B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621094A true JPH0621094A (ja) | 1994-01-28 |
| JP3200978B2 JP3200978B2 (ja) | 2001-08-20 |
Family
ID=15995099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17538092A Expired - Fee Related JP3200978B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200978B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-02 JP JP17538092A patent/JP3200978B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3200978B2 (ja) | 2001-08-20 |
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