JPH04346233A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH04346233A JPH04346233A JP11967991A JP11967991A JPH04346233A JP H04346233 A JPH04346233 A JP H04346233A JP 11967991 A JP11967991 A JP 11967991A JP 11967991 A JP11967991 A JP 11967991A JP H04346233 A JPH04346233 A JP H04346233A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ領域を有するＤＳ
Ａ構造のＭＯＳトランジスタおよびその製造方法に関す
る。
Ａ構造のＭＯＳトランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳデバイスにおいては、その高速
化・高集積化に伴って、様々の問題点が現われてきてい
る。なかでも、近年、ドレインＯＮ電流の減少による駆
動能能力の低下、及び、ドレイン近傍の高電界に由来す
るアバランシェホットエレクトロンの発生に起因するデ
バイス特性の劣化が解決すべき重要な課題として指摘さ
れている。
化・高集積化に伴って、様々の問題点が現われてきてい
る。なかでも、近年、ドレインＯＮ電流の減少による駆
動能能力の低下、及び、ドレイン近傍の高電界に由来す
るアバランシェホットエレクトロンの発生に起因するデ
バイス特性の劣化が解決すべき重要な課題として指摘さ
れている。
【０００３】この課題を同時に解決する有力な対策のひ
とつとして、図４に示すように、例えばｎチャネル型Ｍ
ＯＳトランジスタの場合、ｐ型シリコン基板５表面にＬ
ＯＣＯＳ法による素子分離領域３，ゲート絶縁膜９，ゲ
ート電極７ａを有し、ｎ＋ 型のソース領域８とドレイ
ン領域４とを有するＭＯＳトランジスタにおいて、ソー
ス領域８側からｐ型の不純物をチャネルを通してドレイ
ン領域４に向けて拡散させ、チャネル領域の横方向の負
の不純物勾配を設けデバイス動作時のピンチオフ電圧を
上昇させてドレイン電流を確保し、また、電界をチャネ
ル領域全体で平均化しドレイン端への集中を抑制しドレ
イン端高電界によるアバランシェホットキャリアの発生
を低減化しようとするＤＳＡ（Ｄｉｆｆｕｓｉｏｎ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ）構造を採用することである
。
とつとして、図４に示すように、例えばｎチャネル型Ｍ
ＯＳトランジスタの場合、ｐ型シリコン基板５表面にＬ
ＯＣＯＳ法による素子分離領域３，ゲート絶縁膜９，ゲ
ート電極７ａを有し、ｎ＋ 型のソース領域８とドレイ
ン領域４とを有するＭＯＳトランジスタにおいて、ソー
ス領域８側からｐ型の不純物をチャネルを通してドレイ
ン領域４に向けて拡散させ、チャネル領域の横方向の負
の不純物勾配を設けデバイス動作時のピンチオフ電圧を
上昇させてドレイン電流を確保し、また、電界をチャネ
ル領域全体で平均化しドレイン端への集中を抑制しドレ
イン端高電界によるアバランシェホットキャリアの発生
を低減化しようとするＤＳＡ（Ｄｉｆｆｕｓｉｏｎ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ）構造を採用することである
。
【０００４】
【発明が解決しようとする課題】しかし、ＤＳＡ構造を
使用してもドレイン端でのポテンシャルの集中は十分に
は抑制されず、これがホットキャリア発生の原因となり
、デバイス劣化の原因となっていた。これらのことが、
デバイス微細化を妨げていた。
使用してもドレイン端でのポテンシャルの集中は十分に
は抑制されず、これがホットキャリア発生の原因となり
、デバイス劣化の原因となっていた。これらのことが、
デバイス微細化を妨げていた。
【０００５】本発明の目的は、半導体装置のかかる欠点
を克服し、高い動作特性、及び、ホットキャリア劣化耐
性を有するデバイスを実現する構造を提供するものであ
る。
を克服し、高い動作特性、及び、ホットキャリア劣化耐
性を有するデバイスを実現する構造を提供するものであ
る。
【０００６】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタの構造は、半導体基板表面にソース・ドレイン領域
，ゲート絶縁膜，及び、ゲート絶縁膜上にゲート電極を
有するＤＳＡ構造のＭＯＳトランジスタにおいて、チャ
ネル領域ドレイン端にＬＤＤ領域を設けることを特徴と
するＭＯＳトランジスタの構造である。
スタの構造は、半導体基板表面にソース・ドレイン領域
，ゲート絶縁膜，及び、ゲート絶縁膜上にゲート電極を
有するＤＳＡ構造のＭＯＳトランジスタにおいて、チャ
ネル領域ドレイン端にＬＤＤ領域を設けることを特徴と
するＭＯＳトランジスタの構造である。
【０００７】また、本発明のＭＯＳトランジスタの製造
方法は、半導体基板表面にソース・ドレイン領域，ゲー
ト絶縁膜，及び、ゲート絶縁膜上にゲート電極を有し、
チャネル領域ドレイン端にＬＤＤ領域を設けることを特
徴とする上述のＤＳＡ構造ＭＯＳトランジスタの製造工
程において、チャネル領域イオン注入の直後に基板全面
に渡るイオン注入によってＬＤＤ領域を形成することを
特徴とするＭＯＳトランジスタの製造方法である。
方法は、半導体基板表面にソース・ドレイン領域，ゲー
ト絶縁膜，及び、ゲート絶縁膜上にゲート電極を有し、
チャネル領域ドレイン端にＬＤＤ領域を設けることを特
徴とする上述のＤＳＡ構造ＭＯＳトランジスタの製造工
程において、チャネル領域イオン注入の直後に基板全面
に渡るイオン注入によってＬＤＤ領域を形成することを
特徴とするＭＯＳトランジスタの製造方法である。
【０００８】
【作用】図１に本発明のＭＯＳトランジスタの最終構造
断面図を示す。本発明のＤＡＳ領域６を有するＭＯＳト
ランジスタの従来と異なる点は、ドレイン領域４端だけ
の片側ＬＤＤ領域１０を設けているという点である。そ
うすることによって、ドレイン領域４に電圧を印加した
とき、ドレイン領域４端の電界はＬＤＤ領域１０によっ
て緩和される。したがってＬＤＤ領域１０を設けないと
きに比べてポテンシャルの変化率、即ち、電界は緩和さ
れ、アバランシェホットエレクトロンの発生は低減化さ
れ、デバイスの劣化は抑制されることになる。
断面図を示す。本発明のＤＡＳ領域６を有するＭＯＳト
ランジスタの従来と異なる点は、ドレイン領域４端だけ
の片側ＬＤＤ領域１０を設けているという点である。そ
うすることによって、ドレイン領域４に電圧を印加した
とき、ドレイン領域４端の電界はＬＤＤ領域１０によっ
て緩和される。したがってＬＤＤ領域１０を設けないと
きに比べてポテンシャルの変化率、即ち、電界は緩和さ
れ、アバランシェホットエレクトロンの発生は低減化さ
れ、デバイスの劣化は抑制されることになる。
【０００９】
【実施例】以下、図２を用いて、本発明を用いた片側Ｌ
ＤＤ型ＤＳＡ構造ｎチャネル型ＭＯＳトランジスタの典
型的な第１の実施例について説明する。
ＤＤ型ＤＳＡ構造ｎチャネル型ＭＯＳトランジスタの典
型的な第１の実施例について説明する。
【００１０】不純物濃度１×１０１５ｃｍ−３のｐ型シ
リコン基板５を用い、ＬＯＣＯＳ法によって素子分離領
域３を形成したのち、シリコン基板５の表面に熱酸化法
によって膜厚１０ｎｍのゲート絶縁膜９を形成し、加速
電圧１００ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条
件でボロンを短チャネル効果抑制のためイオン注入した
のち、さらに、ＣＶＤ法によって、膜厚５００ｎｍの多
結晶シリコン膜７を形成する〔図２（ａ）〕。
リコン基板５を用い、ＬＯＣＯＳ法によって素子分離領
域３を形成したのち、シリコン基板５の表面に熱酸化法
によって膜厚１０ｎｍのゲート絶縁膜９を形成し、加速
電圧１００ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条
件でボロンを短チャネル効果抑制のためイオン注入した
のち、さらに、ＣＶＤ法によって、膜厚５００ｎｍの多
結晶シリコン膜７を形成する〔図２（ａ）〕。
【００１１】次に、膜厚１μｍのフォトレジスト１１ａ
を塗布したのち露光を行い、続いてフォトレジスト１１
ａに対する選択エッチングの条件でゲート長０．４μｍ
のゲート電極７ａの形成を行う〔図２（ｂ）〕。
を塗布したのち露光を行い、続いてフォトレジスト１１
ａに対する選択エッチングの条件でゲート長０．４μｍ
のゲート電極７ａの形成を行う〔図２（ｂ）〕。
【００１２】フォトレジスト１１ａを除去した後に、膜
厚１μｍのフォトレジスト１１ｂを塗布したのち露光を
行い、ドレイン形成領域にのみフォトレジスト１１ｂを
残してあとは除去する。続いて注入エネルギー３０ｋｅ
Ｖ，ドーズ量２×１０１３ｃｍ−２の条件でボロンのイ
オン注入を行い、フォトレジスト１１ｂを除去した後に
窒素雰囲気気中９５０℃，２０分のアニールによって、
ソース形成領域側からチャネルを通してドレイン形成領
域側への不純物の拡散を行い、ＤＳＡ領域６の形成を行
う〔図２（ｃ）〕。
厚１μｍのフォトレジスト１１ｂを塗布したのち露光を
行い、ドレイン形成領域にのみフォトレジスト１１ｂを
残してあとは除去する。続いて注入エネルギー３０ｋｅ
Ｖ，ドーズ量２×１０１３ｃｍ−２の条件でボロンのイ
オン注入を行い、フォトレジスト１１ｂを除去した後に
窒素雰囲気気中９５０℃，２０分のアニールによって、
ソース形成領域側からチャネルを通してドレイン形成領
域側への不純物の拡散を行い、ＤＳＡ領域６の形成を行
う〔図２（ｃ）〕。
【００１３】膜厚１μｍのフォトレジスト１１ｃを塗布
したのち露光を行い、ソース領域８にのみフォトレジス
ト１１ｃを残してあとは除去する。続いて注入エネルギ
ー５０ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条件で
リンのイオン注入を行い、フォトレジスト１１ｃを除去
した後に窒素雰囲気気中９５０℃，５分のアニールによ
って、ドレイン形成領域側からチャネル側への不純物の
拡散を行い、ＬＤＤ領域１０の形成を行う〔図２（ｄ）
〕。
したのち露光を行い、ソース領域８にのみフォトレジス
ト１１ｃを残してあとは除去する。続いて注入エネルギ
ー５０ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条件で
リンのイオン注入を行い、フォトレジスト１１ｃを除去
した後に窒素雰囲気気中９５０℃，５分のアニールによ
って、ドレイン形成領域側からチャネル側への不純物の
拡散を行い、ＬＤＤ領域１０の形成を行う〔図２（ｄ）
〕。
【００１４】続いて、ｎ＋ 型のソース領域８，ドレイ
ン領域４の形成、及び、ゲート電極７ａのドナー形成の
ため、注入エネルギー１００ｋｅＶ，ドーズ量５×１０
１５ｃｍ−２の条件でヒ素のイオン注入を行い、窒素雰
囲気気中９００℃，２０分のアニールによって、不純物
の活性化を行う〔図２（ｅ）〕。
ン領域４の形成、及び、ゲート電極７ａのドナー形成の
ため、注入エネルギー１００ｋｅＶ，ドーズ量５×１０
１５ｃｍ−２の条件でヒ素のイオン注入を行い、窒素雰
囲気気中９００℃，２０分のアニールによって、不純物
の活性化を行う〔図２（ｅ）〕。
【００１５】以下は、通常のシリコンゲートＭＯＳトラ
ンジスタのプロセスと同様に全面にＣＶＤシリコン酸化
膜２を堆積した後、これにコンタクトホールを形成し、
ソース領域８，ドレイン領域４，およびゲート電極７ａ
に電極配線１を接続してデバイスの最終構造を得る〔図
２（ｆ）〕。
ンジスタのプロセスと同様に全面にＣＶＤシリコン酸化
膜２を堆積した後、これにコンタクトホールを形成し、
ソース領域８，ドレイン領域４，およびゲート電極７ａ
に電極配線１を接続してデバイスの最終構造を得る〔図
２（ｆ）〕。
【００１６】本実施例のＭＯＳトランジスタの特徴は、
ＤＳＡ領域を有するＭＯＳトランジスタのドレイン領域
側に片側だけのＬＤＤ領域を形成したという点である。 従って、ドレイン電圧を印加したときのドレイン領域近
傍チャネル領域の横方向電界は平均化され、ＬＤＤ領域
電界の最大値は減少し、ホットキャリア発生に起因すす
るデバイスの劣化は抑制される。
ＤＳＡ領域を有するＭＯＳトランジスタのドレイン領域
側に片側だけのＬＤＤ領域を形成したという点である。 従って、ドレイン電圧を印加したときのドレイン領域近
傍チャネル領域の横方向電界は平均化され、ＬＤＤ領域
電界の最大値は減少し、ホットキャリア発生に起因すす
るデバイスの劣化は抑制される。
【００１７】なお、本実施例ではｎチャネルＭＯＳトラ
ンジスタを示したが、本発明は明らかにｎチャネルＭＯ
Ｓトランジスタ特有のものではなく、一般のＭＯＳトラ
ンジスタに応用でき、従って、本発明の原理を用いる、
これら一般のＭＯＳトランジタの構造は当然すべて本発
明に含まれる。
ンジスタを示したが、本発明は明らかにｎチャネルＭＯ
Ｓトランジスタ特有のものではなく、一般のＭＯＳトラ
ンジスタに応用でき、従って、本発明の原理を用いる、
これら一般のＭＯＳトランジタの構造は当然すべて本発
明に含まれる。
【００１８】次に、図３を用いて、本発明の片側ＬＤＤ
型ＤＳＡ構造ｎチャネル型ＭＯＳトランジスタの製造方
法の典型的な第２の実施例について説明する。
型ＤＳＡ構造ｎチャネル型ＭＯＳトランジスタの製造方
法の典型的な第２の実施例について説明する。
【００１９】不純物濃度１×１０１５ｃｍ−３のｐ型シ
リコン基板５を用い、ＬＯＣＯＳ法によって素子分離領
域３を形成したのち、シリコン基板５の表面に熱酸化法
によって膜厚１０ｎｍのゲート酸化膜９を形成し、加速
電圧１００ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条
件でボロンを短チャネル効果抑制のためイオン注入した
のち、加速電圧５０ｋｅＶ，ドーズ量５×１０１２ｃｍ
−２の条件でリンをＬＤＤ領域１０形成のためイオン注
入し、さらに、ＣＶＤ法によって、膜厚５００ｎｍの多
結晶シリコン膜７のゲート電極７ａを形成する〔図３（
ａ）〕。
リコン基板５を用い、ＬＯＣＯＳ法によって素子分離領
域３を形成したのち、シリコン基板５の表面に熱酸化法
によって膜厚１０ｎｍのゲート酸化膜９を形成し、加速
電圧１００ｋｅＶ，ドーズ量５×１０１２ｃｍ−２の条
件でボロンを短チャネル効果抑制のためイオン注入した
のち、加速電圧５０ｋｅＶ，ドーズ量５×１０１２ｃｍ
−２の条件でリンをＬＤＤ領域１０形成のためイオン注
入し、さらに、ＣＶＤ法によって、膜厚５００ｎｍの多
結晶シリコン膜７のゲート電極７ａを形成する〔図３（
ａ）〕。
【００２０】次に、膜厚１μｍのフォトレジスト１１ａ
を塗布したのち露光を行い、続いてフォトレジスト１１
ａに対する選択エッチングの条件でゲート長０．４μｍ
のゲート電極７ａの形成を行う〔図３（ｂ）〕。
を塗布したのち露光を行い、続いてフォトレジスト１１
ａに対する選択エッチングの条件でゲート長０．４μｍ
のゲート電極７ａの形成を行う〔図３（ｂ）〕。
【００２１】フォトレジスト１１ａを除去した後に、膜
厚１μｍのフォトレジストを塗布したのち露光を行い、
ドレイン形成領域にのみフォトレジストを残してあとは
除去する。続いて注入エネルギー３０ｋｅＶ，ドーズ量
２×１０１３ｃｍ−２の条件でボロンのイオン注入を行
い、フォトレジストを除去した後に窒素雰囲気気中９５
０℃，２０分のアニールによって、ソース形成領域側か
らチャネルを通してドレイン形成領域側への不純物の拡
散を行い、ＤＳＡ領域６の形成を行う〔図３（ｃ）〕。
厚１μｍのフォトレジストを塗布したのち露光を行い、
ドレイン形成領域にのみフォトレジストを残してあとは
除去する。続いて注入エネルギー３０ｋｅＶ，ドーズ量
２×１０１３ｃｍ−２の条件でボロンのイオン注入を行
い、フォトレジストを除去した後に窒素雰囲気気中９５
０℃，２０分のアニールによって、ソース形成領域側か
らチャネルを通してドレイン形成領域側への不純物の拡
散を行い、ＤＳＡ領域６の形成を行う〔図３（ｃ）〕。
【００２２】続いて、ソース領域８，ドレイン領域４の
形成、及び、ゲート電極７ａのドナー形成のため、注入
エネルギー１００ｋｅＶ，ドーズ量５×１０１５ｃｍ−
２の条件でヒ素のイオン注入を行い、窒素雰囲気気中９
００℃，２０分のアニールによって、不純物の活性化を
行う〔図３（ｄ）〕。
形成、及び、ゲート電極７ａのドナー形成のため、注入
エネルギー１００ｋｅＶ，ドーズ量５×１０１５ｃｍ−
２の条件でヒ素のイオン注入を行い、窒素雰囲気気中９
００℃，２０分のアニールによって、不純物の活性化を
行う〔図３（ｄ）〕。
【００２３】以下は、通常のシリコンゲートＭＯＳトラ
ンジスタのプロセスと同様に全面にＣＶＤシリコン酸化
膜２を堆積した後、これにコンタクトホールを形成し、
ソース領域８，ドレイン領域４，およびゲート電極７ａ
に電極配線１を接続してデバイスの最終構造を得る〔図
３（ｅ）〕。
ンジスタのプロセスと同様に全面にＣＶＤシリコン酸化
膜２を堆積した後、これにコンタクトホールを形成し、
ソース領域８，ドレイン領域４，およびゲート電極７ａ
に電極配線１を接続してデバイスの最終構造を得る〔図
３（ｅ）〕。
【００２４】
【発明の効果】本発明のＤＳＡ構造ＭＯＳトランジスタ
の構造は、ドレイン端チャネル領域の高電界化を緩和す
るため、ＬＤＤ領域の不純物分布を基板表面近傍で一様
にすることを特徴とするＭＯＳトランジスタの構造であ
り、従来のＬＤＤ構造を有するＭＯＳトランジスタと比
較して、ＬＤＤ領域の電界を低減化し、ホットキャリア
によるデバイス劣化が抑制されるという点で著しく有効
である。
の構造は、ドレイン端チャネル領域の高電界化を緩和す
るため、ＬＤＤ領域の不純物分布を基板表面近傍で一様
にすることを特徴とするＭＯＳトランジスタの構造であ
り、従来のＬＤＤ構造を有するＭＯＳトランジスタと比
較して、ＬＤＤ領域の電界を低減化し、ホットキャリア
によるデバイス劣化が抑制されるという点で著しく有効
である。
【００２５】また、本発明のＤＳＡ構造ＭＯＳトランジ
スタの製造方法は、チャネル領域イオン注入の直後に基
板全面に渡るイオン注入によってＬＤＤ領域を形成する
ことを特徴とする製造方法であり、この方法は、ＬＤＤ
領域形成のためのリソグラフィ工程が不用であり、製造
工程が極めて簡略化できるという点で卓絶した効果を発
揮するものである。
スタの製造方法は、チャネル領域イオン注入の直後に基
板全面に渡るイオン注入によってＬＤＤ領域を形成する
ことを特徴とする製造方法であり、この方法は、ＬＤＤ
領域形成のためのリソグラフィ工程が不用であり、製造
工程が極めて簡略化できるという点で卓絶した効果を発
揮するものである。
【図１】本発明の構成を説明するための断面図である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
【図４】従来の技術を説明するための断面図である。
１ 電極配線
２ ＣＶＤシリコン酸化膜
３ 素子分離領域
４ ドレイン領域
５ ｐ型シリコン基板
６ ＤＳＡ領域
７ 多結晶シリコン膜
７ａ ゲート電極
８ ソース領域
９ ゲート絶縁膜
１０ ＬＤＤ領域
Claims (2)
- 【請求項１】 半導体基板表面にソース・ドレイン領
域，ゲート絶縁膜，および前記ゲート絶縁膜上にゲート
電極を有するＤＳＡ構造のＭＯＳトランジスタにおいて
、チャネル領域の前記ドレイン領域端に、前記ドレイン
領域と同じ導電型の低濃度不純物領域を有することを特
徴とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板表面にソース・ドレイン領
域，ゲート絶縁膜，および前記ゲート絶縁膜上にゲート
電極を有し、チャネル領域の前記ドレイン領域端に前記
ドレイン領域と同じ導電型の低濃度不純物領域を有する
ＤＳＡ構造のＭＯＳトランジスタの製造方法において、
前記チャネル領域を形成するイオン注入を行なった後、
前記半導体基板全面にわたるイオン注入によって前記導
電型の前記低濃度不純物領域を形成する工程を有するこ
とを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11967991A JPH04346233A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11967991A JPH04346233A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346233A true JPH04346233A (ja) | 1992-12-02 |
Family
ID=14767369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11967991A Pending JPH04346233A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346233A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293861A (ja) * | 1996-04-26 | 1997-11-11 | Denso Corp | 半導体装置およびその製造方法 |
| CN111446298A (zh) * | 2020-04-10 | 2020-07-24 | 上海华虹宏力半导体制造有限公司 | 中高压cmos器件及其制作方法 |
-
1991
- 1991-05-24 JP JP11967991A patent/JPH04346233A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293861A (ja) * | 1996-04-26 | 1997-11-11 | Denso Corp | 半導体装置およびその製造方法 |
| CN111446298A (zh) * | 2020-04-10 | 2020-07-24 | 上海华虹宏力半导体制造有限公司 | 中高压cmos器件及其制作方法 |
| CN111446298B (zh) * | 2020-04-10 | 2023-10-20 | 上海华虹宏力半导体制造有限公司 | 中高压cmos器件及其制作方法 |
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