JP3366709B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JP3366709B2 JP3366709B2 JP29383193A JP29383193A JP3366709B2 JP 3366709 B2 JP3366709 B2 JP 3366709B2 JP 29383193 A JP29383193 A JP 29383193A JP 29383193 A JP29383193 A JP 29383193A JP 3366709 B2 JP3366709 B2 JP 3366709B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- type
- mos transistor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関し、特に極めて小さい大きさ（２５６Ｍ級
以上）のトランジスタの製造時に適用可能な低濃度ｐ-
ソース／ドレーン領域が、非常に浅い接合を有するＬＤ
Ｄ ＭＯＳトランジスタの製造方法に関する。
製造方法に関し、特に極めて小さい大きさ（２５６Ｍ級
以上）のトランジスタの製造時に適用可能な低濃度ｐ-
ソース／ドレーン領域が、非常に浅い接合を有するＬＤ
Ｄ ＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】Ｐ型ＭＯＳトランジスタは、ゲート電極
のエッジ部分において高電界が形成され、この高電界に
よってホットキャリヤが発生され、発生されたホットキ
ャリヤがゲート絶縁膜にトラップされる場合にはゲート
絶縁膜に電荷トラップ、または界面状態（ｉｎｔｅｒｆ
ａｃｅ ｓｔａｔｅ）が発生してＭＯＳトランジスタの
特性が低下するのみならず寿命も短縮されるという問題
点があった。
のエッジ部分において高電界が形成され、この高電界に
よってホットキャリヤが発生され、発生されたホットキ
ャリヤがゲート絶縁膜にトラップされる場合にはゲート
絶縁膜に電荷トラップ、または界面状態（ｉｎｔｅｒｆ
ａｃｅ ｓｔａｔｅ）が発生してＭＯＳトランジスタの
特性が低下するのみならず寿命も短縮されるという問題
点があった。
【０００３】このようなホットキャリヤ効果を減少する
ためのＬＤＤ構造のＰ型ＭＯＳトランジスタが提案され
た。図１は従来のＬＤＤ ＰＭＯＳトランジスタの製造
工程である。図１（Ａ）に示すように、ｎ型半導体基板
１１上にゲート酸化膜１３を形成し、ゲート酸化膜１３
上にｐ型不純物のドーピングされたｐ+ 型ポリシリコン
膜を全面塗布し、パターニングしてゲート１５を形成す
る。ゲート１５をマスクとして基板へＢまたはＢＦ2 を
低濃度でイオン注入して低濃度のｐ- ソース／ドレーン
領域１７を形成する。
ためのＬＤＤ構造のＰ型ＭＯＳトランジスタが提案され
た。図１は従来のＬＤＤ ＰＭＯＳトランジスタの製造
工程である。図１（Ａ）に示すように、ｎ型半導体基板
１１上にゲート酸化膜１３を形成し、ゲート酸化膜１３
上にｐ型不純物のドーピングされたｐ+ 型ポリシリコン
膜を全面塗布し、パターニングしてゲート１５を形成す
る。ゲート１５をマスクとして基板へＢまたはＢＦ2 を
低濃度でイオン注入して低濃度のｐ- ソース／ドレーン
領域１７を形成する。
【０００４】ついで、（Ｂ）に示すように、基板全面に
酸化膜を蒸着し異方性エッチングしてゲート１５の側壁
にスペーサ１９を形成する。スペーサ１９およびゲート
１５をマスクとして基板１１へＢまたはＢＦ2 を高濃度
でイオン注入して高濃度ｐ+ソース／ドレーン領域２１
を形成することによりＰ型ＬＤＤ ＭＯＳトランジスタ
を製造する。
酸化膜を蒸着し異方性エッチングしてゲート１５の側壁
にスペーサ１９を形成する。スペーサ１９およびゲート
１５をマスクとして基板１１へＢまたはＢＦ2 を高濃度
でイオン注入して高濃度ｐ+ソース／ドレーン領域２１
を形成することによりＰ型ＬＤＤ ＭＯＳトランジスタ
を製造する。
【０００５】上記ＬＤＤ構造のＭＯＳトランジスタは、
低濃度のｐ-ソース／ ドレーン領域１７がドレーン領域
に掛かる高電界を減少させることにより、ホットキャリ
ヤによる素子の特性低下を防止し、これによって素子の
信頼性を向上させた。２５６Ｍ級以上の素子のために、
極めて小さいＬＤＤ ＭＯＳトランジスタを製造する場
合には、ホットキャリヤ効果を除去するためのｐ- ソー
ス／ドレーン領域は、短チャネル効果に影響が及ばない
程度に数１００Å程度の深さを有する浅い接合に形成さ
せなければならない。
低濃度のｐ-ソース／ ドレーン領域１７がドレーン領域
に掛かる高電界を減少させることにより、ホットキャリ
ヤによる素子の特性低下を防止し、これによって素子の
信頼性を向上させた。２５６Ｍ級以上の素子のために、
極めて小さいＬＤＤ ＭＯＳトランジスタを製造する場
合には、ホットキャリヤ効果を除去するためのｐ- ソー
ス／ドレーン領域は、短チャネル効果に影響が及ばない
程度に数１００Å程度の深さを有する浅い接合に形成さ
せなければならない。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
イオン注入法を利用したＬＤＤトランジスタの製造方法
を用いて２５６Ｍ級以上のトランジスタを製造する場合
には工程上、非常に困難であった。すなわち、ｐ型ソー
ス／ドレーン領域のためにイオン注入されるｐ型不純物
として主にＢまたはＢＦ2 が利用されるが、ボロン
（Ｂ）は非常に大きい拡散常数を有するから、従来のイ
オン注入法としては浅い接合の低濃度のｐ- ソース／ド
レーン領域を形成し難く、これは素子の短チャネル効果
に非常に大きい悪影響が及ぶこととなる。本発明は前述
したような従来の技術の問題点を解消するためのもの
で、通常のイオン注入法ではない酸化膜を利用した拡散
法により、極めて薄い接合の低濃度のｐ- ソース／ドレ
ーン領域を形成することができるｐ型ＬＤＤトランジス
タの製造方法を提供することにその目的がある。
イオン注入法を利用したＬＤＤトランジスタの製造方法
を用いて２５６Ｍ級以上のトランジスタを製造する場合
には工程上、非常に困難であった。すなわち、ｐ型ソー
ス／ドレーン領域のためにイオン注入されるｐ型不純物
として主にＢまたはＢＦ2 が利用されるが、ボロン
（Ｂ）は非常に大きい拡散常数を有するから、従来のイ
オン注入法としては浅い接合の低濃度のｐ- ソース／ド
レーン領域を形成し難く、これは素子の短チャネル効果
に非常に大きい悪影響が及ぶこととなる。本発明は前述
したような従来の技術の問題点を解消するためのもの
で、通常のイオン注入法ではない酸化膜を利用した拡散
法により、極めて薄い接合の低濃度のｐ- ソース／ドレ
ーン領域を形成することができるｐ型ＬＤＤトランジス
タの製造方法を提供することにその目的がある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、ｎ型半導体基板上にゲート酸化
膜を形成するステップと、ゲート酸化膜上にボロンのド
ーピングされたｐ+ 型ポリシリコン膜を形成するステッ
プと、ｐ+ 型ポリシリコン膜上に絶縁膜を塗布するステ
ップと、絶縁膜上にフォトレジスト膜を塗布しパターニ
ングして絶縁膜を露出するステップと、フォトレジスト
膜をマスクとして絶縁膜をエッチングするステップと、
弗素イオンをｐ+ 型ポリシリコン膜でイオン注入するス
テップと、残っているフォトレジスト膜を除去するステ
ップと、熱処理工程を施して低濃度のｐ- ソース／ドレ
ーン領域を形成するステップと、前記絶縁膜をマスクと
してｐ+ 型ポリシリコン膜をエッチングしてゲートを形
成するステップと、前記絶縁膜を除去するステップと、
基板全面に酸化膜を蒸着し、異方性エッチングしてゲー
トの側壁にスペーサを形成するステップと、基板へｐ不
純物を高濃度でイオン注入して前記低濃度のソース／ド
レーン領域に隣接するように高濃度のｐ+ ソース／ドレ
ーン領域を形成するステップと、を含むｐ型ＬＤＤ Ｍ
ＯＳトランジスタの製造方法を提供する。
めに、本発明によれば、ｎ型半導体基板上にゲート酸化
膜を形成するステップと、ゲート酸化膜上にボロンのド
ーピングされたｐ+ 型ポリシリコン膜を形成するステッ
プと、ｐ+ 型ポリシリコン膜上に絶縁膜を塗布するステ
ップと、絶縁膜上にフォトレジスト膜を塗布しパターニ
ングして絶縁膜を露出するステップと、フォトレジスト
膜をマスクとして絶縁膜をエッチングするステップと、
弗素イオンをｐ+ 型ポリシリコン膜でイオン注入するス
テップと、残っているフォトレジスト膜を除去するステ
ップと、熱処理工程を施して低濃度のｐ- ソース／ドレ
ーン領域を形成するステップと、前記絶縁膜をマスクと
してｐ+ 型ポリシリコン膜をエッチングしてゲートを形
成するステップと、前記絶縁膜を除去するステップと、
基板全面に酸化膜を蒸着し、異方性エッチングしてゲー
トの側壁にスペーサを形成するステップと、基板へｐ不
純物を高濃度でイオン注入して前記低濃度のソース／ド
レーン領域に隣接するように高濃度のｐ+ ソース／ドレ
ーン領域を形成するステップと、を含むｐ型ＬＤＤ Ｍ
ＯＳトランジスタの製造方法を提供する。
【０００８】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳述する。図２乃至図５は、本発明のｐ型ＬＤＤ ＭＯ
Ｓトランジスタの製造工程図である、図２を参照すれ
ば、ｎ型半導体基板３１上に１００Å以下の極めて薄い
ゲート酸化膜３３を形成し、ゲート酸化膜３３上にボロ
ンのドーピングされたｐ+ ポリシリコン膜３５を形成す
る。ｐ+ ポリシリコン膜３５は低濃度のｐ- ソース／ド
レーン領域を形成するための拡散ソースとして作用し、
ゲート酸化膜３３上にポリシリコン膜を塗布し、ついで
このポリシリコン膜にボロンをドーピングさせて形成す
る。
詳述する。図２乃至図５は、本発明のｐ型ＬＤＤ ＭＯ
Ｓトランジスタの製造工程図である、図２を参照すれ
ば、ｎ型半導体基板３１上に１００Å以下の極めて薄い
ゲート酸化膜３３を形成し、ゲート酸化膜３３上にボロ
ンのドーピングされたｐ+ ポリシリコン膜３５を形成す
る。ｐ+ ポリシリコン膜３５は低濃度のｐ- ソース／ド
レーン領域を形成するための拡散ソースとして作用し、
ゲート酸化膜３３上にポリシリコン膜を塗布し、ついで
このポリシリコン膜にボロンをドーピングさせて形成す
る。
【０００９】ｐ+ ポリシリコン膜３５を形成するための
他の方法としては、ｎ+ ポリシリコン膜を用いる方法が
ある。これはゲート酸化膜３３上にｎ+ ポリシリコン膜
を形成し、ＢＦ2 をｎ+ ポリシリコン膜にドーピングさ
れたｎ型不純物を相殺してさらに残った量をドーピング
させて形成する。ｐ+ ポリシリコン膜３５を形成した
後、図３に示すように、ｐ+ ポリシリコン膜３５上に絶
縁膜３７を塗布する。その上にフォトレジスト膜３９を
塗布しパターニングして絶縁膜３７の一部を露出させ
る。絶縁膜３７として窒化膜やＣＶＤ酸化膜が用いられ
る。フォトレジスト膜３９をマスクとして露出された絶
縁膜３７を除去する。この時、残っている部分は後工程
でゲートが形成されるべき部分である。この絶縁膜３７
をマスクとしてｐ+ ポリシリコン膜３５に弗素イオン
（Ｆ）をイオン注入する。この時、イオン注入される弗
素イオンのドーズ量は、ｐ+ ポリシリコン膜３５にドー
ピングされるボロンイオンの２倍程度である。
他の方法としては、ｎ+ ポリシリコン膜を用いる方法が
ある。これはゲート酸化膜３３上にｎ+ ポリシリコン膜
を形成し、ＢＦ2 をｎ+ ポリシリコン膜にドーピングさ
れたｎ型不純物を相殺してさらに残った量をドーピング
させて形成する。ｐ+ ポリシリコン膜３５を形成した
後、図３に示すように、ｐ+ ポリシリコン膜３５上に絶
縁膜３７を塗布する。その上にフォトレジスト膜３９を
塗布しパターニングして絶縁膜３７の一部を露出させ
る。絶縁膜３７として窒化膜やＣＶＤ酸化膜が用いられ
る。フォトレジスト膜３９をマスクとして露出された絶
縁膜３７を除去する。この時、残っている部分は後工程
でゲートが形成されるべき部分である。この絶縁膜３７
をマスクとしてｐ+ ポリシリコン膜３５に弗素イオン
（Ｆ）をイオン注入する。この時、イオン注入される弗
素イオンのドーズ量は、ｐ+ ポリシリコン膜３５にドー
ピングされるボロンイオンの２倍程度である。
【００１０】残っているフォトレジスト膜３９を除去し
熱処理工程を施すと、図４に示すように、ｐ+ ポリシリ
コン膜３５にドーピングされたボロンイオン（Ｂ）がゲ
ート酸化膜３３を介して基板３１に拡散されて低濃度の
ｐ- ソース／ドレーン領域４１を形成する。前記説明に
おいて、ｐ+ ポリシリコン膜３５にイオン注入された弗
素イオンは熱処理工程の際、ｐ+ ポリシリコン膜３５か
らボロンイオンが酸化膜を介入して拡散されることを促
進する作用をする。
熱処理工程を施すと、図４に示すように、ｐ+ ポリシリ
コン膜３５にドーピングされたボロンイオン（Ｂ）がゲ
ート酸化膜３３を介して基板３１に拡散されて低濃度の
ｐ- ソース／ドレーン領域４１を形成する。前記説明に
おいて、ｐ+ ポリシリコン膜３５にイオン注入された弗
素イオンは熱処理工程の際、ｐ+ ポリシリコン膜３５か
らボロンイオンが酸化膜を介入して拡散されることを促
進する作用をする。
【００１１】したがって、本発明では一般のイオン注入
法ではないゲート酸化膜を介して不純物を拡散させ、弗
素イオンが不純物の拡散を促進することにより図６に示
すように基板上に浅い接合の低濃度のｐ- ソース／ドレ
ーン領域４１を形成することとなる。
法ではないゲート酸化膜を介して不純物を拡散させ、弗
素イオンが不純物の拡散を促進することにより図６に示
すように基板上に浅い接合の低濃度のｐ- ソース／ドレ
ーン領域４１を形成することとなる。
【００１２】また、図７に示すように、本発明は浅い接
合の低濃度のソース／ドレーン領域により従来より優れ
た限界電圧の特性を得ることができるので、短チャネル
効果を減少させる。この時、低濃度のｐ- ソース／ドレ
ーン領域４１の接合深さは５００Å以下である。
合の低濃度のソース／ドレーン領域により従来より優れ
た限界電圧の特性を得ることができるので、短チャネル
効果を減少させる。この時、低濃度のｐ- ソース／ドレ
ーン領域４１の接合深さは５００Å以下である。
【００１３】図５を参照すれば、前記絶縁膜をマスクと
してｐ+ ポリシリコン膜３５をパターニングしてゲート
４３を形成する。ついで、絶縁膜３７を除去し基板全面
に酸化膜を蒸着し異方性エッチングしてゲート４３の側
壁にスペーサ４５を形成する。前記スペーサ４５および
ゲート４３をマスクとしてＢまたはＢＦ2 を基板３１へ
イオン注入して高濃度のｐ+ ソース／ドレーン領域４７
を形成することによりｐ型ＬＤＤ ＭＯＳトランジスタ
を製造する。
してｐ+ ポリシリコン膜３５をパターニングしてゲート
４３を形成する。ついで、絶縁膜３７を除去し基板全面
に酸化膜を蒸着し異方性エッチングしてゲート４３の側
壁にスペーサ４５を形成する。前記スペーサ４５および
ゲート４３をマスクとしてＢまたはＢＦ2 を基板３１へ
イオン注入して高濃度のｐ+ ソース／ドレーン領域４７
を形成することによりｐ型ＬＤＤ ＭＯＳトランジスタ
を製造する。
【００１４】
【発明の効果】前述したように本発明によれば、従来の
イオン注入の代わりに酸化膜を通じた拡散方法とボロン
イオンの拡散を促進させるための弗素イオンを用いて接
合深さが非常に浅い低濃度のソース／ドレーン領域を形
成することができるので、優れた短チャネル効果が得ら
れる。したがって、素子の信頼性を向上することがで
き、２５６Ｍ級以上の素子製造に有利である。
イオン注入の代わりに酸化膜を通じた拡散方法とボロン
イオンの拡散を促進させるための弗素イオンを用いて接
合深さが非常に浅い低濃度のソース／ドレーン領域を形
成することができるので、優れた短チャネル効果が得ら
れる。したがって、素子の信頼性を向上することがで
き、２５６Ｍ級以上の素子製造に有利である。
【図１】従来のＬＤＤ ＰＭＯＳトランジスタの製造工
程図である。
程図である。
【図２】本発明のＬＤＤ ＰＭＯＳトランジスタの製造
工程図である。
工程図である。
【図３】本発明のＬＤＤ ＰＭＯＳトランジスタの製造
工程図である。
工程図である。
【図４】本発明のＬＤＤ ＰＭＯＳトランジスタの製造
工程図である。
工程図である。
【図５】本発明のＬＤＤ ＰＭＯＳトランジスタの製造
工程図である。
工程図である。
【図６】本発明の接合深さによる低濃度におけるｐ- 不
純物領域のドーピングプロフィル（ｄｏｐｉｎｇ ｐｒ
ｏｆｉｌｅ）を示す図である。
純物領域のドーピングプロフィル（ｄｏｐｉｎｇ ｐｒ
ｏｆｉｌｅ）を示す図である。
【図７】本発明のゲート長さによる限界電圧（Ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ）を示す図である。
ｓｈｏｌｄ ｖｏｌｔａｇｅ）を示す図である。
３１ ｎ型基板
３３ ゲート酸化膜
３５ ｐ+ ポリシリコン膜
３７ 絶縁膜
３９ フォトレジスト膜
４１ 低濃度のｐ- ソース／ドレーン領域
４３ ゲート
４５ スペーサ
４７ 高濃度のｐ+ ソース／ドレーン領域
Claims (9)
- 【請求項１】 ｎ型半導体基板（３１）上にゲート酸化
膜（３３）を形成するステップと、前記 ゲート酸化膜（３３）上にボロンのドーピングされ
たｐ+ 型ポリシリコン膜（３５）を形成するステップ
と、前記 ｐ+ 型ポリシリコン膜（３５）上に絶縁膜（３７）
を塗布するステップと、前記 絶縁膜（３７）上にフォトレジスト膜（３９）を塗
布しパターニングして前記絶縁膜（３７）を露出するス
テップと、前記 フォトレジスト膜（３９）をマスクとして前記絶縁
膜（３７）をエッチングするステップと、前記 絶縁膜（３７）をマスクとして前記ｐ+ 型ポリシリ
コン膜（３５）で弗素イオンをイオン注入するステップ
と、 残っている前記フォトレジスト膜（３９）を除去するス
テップと、 熱処理工程を施すことにより前記ｐ+ 型ポリシリコン膜
（３５）にドーピングされたボロンがゲート酸化膜（３
３）を介して前記半導体基板（３１）に拡散されて低濃
度のｐ- ソース／ドレーン領域（４１）を形成するステ
ップと、 前記絶縁膜（３７）をマスクとして前記ｐ+ 型ポリシリ
コン膜（３５）をエッチングしてゲート（４３）を形成
するステップと、 前記絶縁膜（３７）を除去するステップと、前記半導体基板（３１） 全面に酸化膜を蒸着し、異方性
エッチングして前記ゲート（４３）の側壁にスペーサ
（４５）を形成するステップと、前記ゲート（４３）および前記スペーサ（４５）をマス
クとして前記半導体基板（３１） へｐ不純物を高濃度で
イオン注入して前記低濃度のｐ- ソース／ドレーン領域
（４１）に隣接するように高濃度のｐ+ ソース／ドレー
ン領域（４７）を形成するステップと、 を含み、且つ前記各ステップをこの順番で行うことを特
徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】 前記ｐ+ 型ポリシリコン膜（３５）は、
前記低濃度のｐ- ソース／ドレーン領域（４１）を形成
するための拡散ソースとして作用することを特徴とする
第１項記載のＭＯＳトランジスタの製造方法。 - 【請求項３】 前記ｐ+ 型ポリシリコン膜（３５）は、
前記ゲート酸化膜（３３）上にポリシリコン膜を塗布
し、前記ポリシリコン膜にｐ型不純物をドーピングさせ
て形成することを特徴とする第２項記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項４】 前記ｐ+ 型ポリシリコン膜（３５）にド
ーピングされた不純物が、ボロンイオンであることを特
徴とする第３項記載のＭＯＳトランジスタの製造方法。 - 【請求項５】 前記ｐ+ 型ポリシリコン膜（３５）は、
前記ゲート酸化膜（３３）上にｎ+ 型ポリシリコン膜を
塗布し、前記ｎ+ 型ポリシリコン膜にＢＦ ２ を前記ｎ+
型ポリシリコン膜にドーピングされたｎ型不純物を相殺
してさらに残った量でドーピングさせて形成することを
特徴とする第２項記載のＭＯＳトランジスタの製造方
法。 - 【請求項６】 前記絶縁膜（３７）として、窒化膜また
はＣＶＤ酸化膜のいずれかを用いることを特徴とする第
１項記載のＭＯＳトランジスタの製造方法。 - 【請求項７】 前記低濃度のｐ- ソース／ドレーン領域
（４１）は、５００Å以下の接合深さを有することを特
徴とする第１項記載のＭＯＳトランジスタの製造方法。 - 【請求項８】 イオン注入される弗素イオンのドーズ量
は、前記ｐ+ 型ポリシリコン膜（３５）にドーピングさ
れたｐ型不純物の２倍であることを特徴とする第１項記
載のＭＯＳトランジスタの製造方法。 - 【請求項９】 弗素イオンは、熱処理工程を施す時に前
記ｐ+ 型ポリシリコン膜（３５）にドーピングされたｐ
型不純物の拡散を促進する役割をすることを特徴とする
第８項記載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29383193A JP3366709B2 (ja) | 1993-11-01 | 1993-11-01 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29383193A JP3366709B2 (ja) | 1993-11-01 | 1993-11-01 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226500A JPH07226500A (ja) | 1995-08-22 |
| JP3366709B2 true JP3366709B2 (ja) | 2003-01-14 |
Family
ID=17799728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29383193A Expired - Fee Related JP3366709B2 (ja) | 1993-11-01 | 1993-11-01 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549573B1 (ko) * | 1999-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 모스형 트랜지스터의 제조방법 |
-
1993
- 1993-11-01 JP JP29383193A patent/JP3366709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226500A (ja) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2862696B2 (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| US5395780A (en) | Process for fabricating MOS transistor | |
| KR100218299B1 (ko) | 트랜지스터 제조방법 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH09223797A (ja) | 半導体装置の製造方法 | |
| KR970023872A (ko) | 모스 트랜지스터의 제조방법 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JPH05206454A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3064991B2 (ja) | 半導体装置の製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| KR940004415B1 (ko) | Mos fet 제조방법 및 그 구조 | |
| KR940002778B1 (ko) | Ldd 구조의 트랜지스터 제조방법 | |
| KR100873816B1 (ko) | 트랜지스터 제조 방법 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| KR970005147B1 (ko) | 반도체 장치의 얕은 접합 형성 방법 | |
| KR0161873B1 (ko) | 반도체 소자 제조방법 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR0157872B1 (ko) | 모스형 전계효과 트랜지스터 및 그 제조방법 | |
| KR930008897B1 (ko) | Mosfet 제조방법 | |
| KR930011176B1 (ko) | Ldd구조의 반도체장치 제조방법 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| KR100421899B1 (ko) | 반도체소자제조방법 | |
| JPH05109765A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |