KR930008897B1 - Mosfet 제조방법 - Google Patents

Abstract

내용 없음.

Description

MOSFET 제조방법

제 1도는 종래의 LDD MOSFET 제조공정도.

제 2도는 본 발명에 따른 LDD MOSFET 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

10 : 게이트 산화막 11 : 폴리실리콘

12 : SiO2층 13 : 사이드월 스페이서

본 발명은 MOSFET 제조방법에 관한 것으로서, 특히 LDD(Lightly Doped Drain) 구조를 갖는 MOSFET 제조방법에 관한 것이다.

종래의 MOSFET 제조공정은 제 1 도에 도시된 바와같이 폴리실리콘 게이트 형성후 (제 1a, b 도 ), n^-임플란트 (제 1c 도)를 수행한뒤 사이드월 스페이서(Sidewall Spacer)를 형성하고 (제 1d, e 도), n^＋S/D 임플란트를 수행하여 형성한다.

그러나 이와같은 종래의 LDD를 n^＋S/D 임플란트 (주로 AS 이온)가 n^-임플란트(Phos 이온) 이후에 수행되므로 소스-드레인을 활성화시키기 위한 열처리시 As 이온의 확산거리보다 P 이온의 확산거리가 길기 때문에 n^＋영역이 n^-영역을 흡수하여 LDD 형성이 안되는 등의 문제점 외에도 n^-영역의 측면확산(Lateral diffusion) 현상으로 인하여 채널영역을 소모하여 채널길이를 많일 줄여 숏채널 현상(Short Chanel effect)의 영향이 커질 우려 및 DDD(Double Diffused Drain) 구조가 될 가능성을 내포하고 있었다.

이에따라 본 발명은 폴리실리콘 게이트의 산화를 통해 사이드월 스페이서를 형성하고, N^＋와 N^-임플란트의 순서를 바꾸어서 진행하는 것으로 제 2 도에 도시된 공정도를 참고로 상세히 설명하면 다음과 같다.

우선 P형 기판이나 P웰이 형성된 N형 기판(1)에 통상의 공정에 의해 활성영역과 소자분리영역을 정의하고, 소자분리영역에 필드산화막(2)을 형성한다.

이어서 활성영역에 희생산화막을 성장시키고, 문턱전압 조절용 이온주입을 실시하고 상기 희생산화막을 제거한 후 게이트산화막(10)을 성장시키고 이어서 게이트 전극으로 사용될 폴리실리콘(11)을 증착하고 전도성을 향상시키기 위해 상기 폴리실리콘에 불순물을 도핑한 후 이 위에 CVD 방법으로 산화막(12)을 증착한다 (제 2a 도), 다음에는 사진식각 공정에 의해 상기 산화막(12)과 폴리실리콘(11)을 게이트 패턴으로 패터닝하여 게이트 전극을 형성한다(제 2b 도).

이후 급속한 습식 산화방법(Wet Oxidation)으로 상기 폴리실리콘(11)의 노출된 측면과 실리콘 기판(주로 S/D 영역)을 산화시키면 제 2c 도에 도시된 바와같이 게이트 폴리실리콘(11) 측면부위 및 실리콘기판 표면부위에 산화막(13)이 성장된다.

이때, 폴리실리콘(11) 측면부위에 형성된 산화막을 사이드월 스페이서로 이용하여 As 이온등을 이용한 n^＋S/D 이온주입을 고농도(High Dosage : 10¹⁵-10¹⁶/㎠)로 수행한 다음 열처리를 하여 활성화시켜 고농도 S/D 영역을 형성한다.

이어서 상기 폴리실리콘(11) 측면 및 실리콘기판 표면에 형성된 산화막을 제거하고 n^-이온주입(Phos. 약 10¹³/㎠ dosage)을 실시하여 n^-영역을 형성한다(제 2d 도).

이때 상기 습식 산화방법에 의한 산화막 형성시 열산화공정의 특성상 폴리실리콘 측면과 실리콘기판의 안쪽으로 일정부분 파고들면서 산화막이 성장되기 때문에 산화막을 제거하게 되면 폴리실리콘(11)의 산화막 형성시 잠식된 부분만큼 게이트 폭이 감소하므로 산화막 제거후 n^-이온주입을 행하면 제 2d 도에 도시된 바와같이 상기 형성된 n^＋S/D영역 안쪽으로 n^-영역이 형성되어 LDD 구조를 이루게 된다.

이후 공정은 기존과 동일하게 절연층 증착, 접촉창, 금속배선의 순으로 진행한다.

이때 P MOSFET도 LDD 구조가 필요한 경우에는 n^-대신 P-, n⁺대신 P^＋이온주입이 수행되면 된다.

이와같이 본 발명에 따른 MOSFET 제조방법은 n^＋영역을 먼저 형성한 후 n^-영역을 형성하므로 상술한 종래 방법에서 n^-영역을 n^＋영역보다 먼저 형성할 경우에 발생하는 숏채널 효과등의 문제점을 해결할 수 있으며, n^-영역의 변화에 따라 심각히 변화되는 서브미크론(Submicrom) 숏채널 n MOS의 안정된 LDD 구조의 재현이 가능하므로 신뢰성 높은 MOSEFT를 제조할 수 있게 된다.

Claims (1)

1. 제 1도전형의 반도체 기판(1)상에 게이트 산화막(10), 폴리실리콘(11), 산화막(12)을 순차적으로 형성한 후 게이트 패턴으로 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 측면과 노출된 반도체 기판 표면을 산화시켜 산화막(13)을 형성하는 공정, 상기 게이트 전극과 그 측면에 형성된 산화막(13)을 마스크로 이용하여 제 2도전형의 불순물을 이온주입하여 고농도 불순물 영역을 형성하는 공정, 상기 게이트 전극의 측면과 반도체 기판 표면에 형성된 산화막을 제거한 후 게이트 전극을 마스크로 하여 제 2도전형의 불순물을 이온주입하여 저농도 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 MOSFET 제조방법.

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