KR19980053390A - 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 - Google Patents

듀얼 게이트(dual-gate)의 반도체 장치 제조방법 Download PDF

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Abstract

본 발명은 듀얼 게이트를 갖는 반도체 장치 제조방법에 관한 것으로써, NMOS 트랜지스터 게이트 형성을 위한 식각과 도핑 그리고 PMOS 트랜지스터 게이트 형성을 위한 식각 도핑을 각각 진행하고, 각 트랜지스터의 LDD 영역 형성을 위한 도판트 주입을 각각 진행하여 공정 신뢰성을 향상시킨 방법이다.

Description

듀얼 게이트(DUAL-GATE)의 반도체 장치 제조방법
제 1도는 종래의 듀얼 게이트를 갖는 반도체 장치의 제조방법 중 제 1의 방법을 설명하기 위해 도시한 공정단면도.
제 2도는 종래의 듀얼 게이트를 갖는 반도체 장치의 제조방법 중 제 2의 방법을 설명하기 위해 도시한 공정단면도.
제 3 도는 본 발명에 따른 일실시예의 듀얼게이트를 갖는 반도체 장치의 제조방법을 설명하기 위해 반도체 소자 일부를 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
31, 반도체기판32, 필드산화막
33, 게이트절연막34, 폴리실리콘층
35, 반도체기판의 제 1부위36, 반도체기판의 제 2부위
37, 제 1게이트38, 제 2게이트
39, 제 1마스크40, 제 2마스크
41, 42, 사이드월 스페이서
본 발명은 반도체장치 제조방법에 관한 것으로써, 특히 듀얼 게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법에 관한 것이다.
종래의 듀얼 게이트를 갖는 반도체 장치의 제조방법으로, 소스/드레인 영역 형성을 위한 도판트(DOPANT)의 주입과 동시에 게이트 형성을 위한 도판트를 주입하는 방법과, 게이트 형성을 위한 도판트를 따로 진행하는 방법이 있다.
제 1도는 종래의 듀얼 게이트를 갖는 반도체 장치의 제조방법 중 제 1의 방법을 설명하기 위해 도시한 공정단면도로써, 반도체 소자 일부를 도시하였다.
종래의 제 1의 방법은, 우선 제 1a도와 같이, 실리콘기판(11)에 일반적인 LOCOS 형성방법으로 필드산화막(12)을 형성한 다음, 게이트절연막(13)을 형성하고, 게이트절연막(13) 위에 폴리실리콘층(14)을 증착 형성한다. 필드산화막(12)을 기준으로하여 왼쪽의 폴리실리콘층과 기판은 NMOS 트랜지스터가 형성될 부위(15)이고, 오른쪽의 폴리실리콘층과 기판은 PMOS 트랜지스터가 형성될 부위(16)이다.
이어서, 제 1b도와 같이, 폴리실리콘층을 선택적으로 식각하여 NMOS 트랜지스터 게이트(17)와 PMOS 트랜지스터 게이트(18)를 형성한다.
이어서, 제 1c도와 같이, PMOS 트랜지스터가 형성될 부위(16)를 포토레지스트인 제 1마스크(19)로 가리고 NMOS 트랜지스터의 소스/드레인의 LDD 영역 형성을 위한 75As+를 주입한다.
이어서 제 1마스크(19)를 제거한 후, 제 1d도와 같이, NMOS 트랜지스터가 형성될 부위(15)를 포토레지스트인 제 2마스크(20)로 가리고 PMOS 트랜지스터의 소스/드레인의 LDD 영역 형성을 위한 49BF2 +를 주입한다.
이어서 제 2마스크(20)를 제거한 후, 제 1e도와 같이, NMOS 트랜지스터 게이트(17) 및 PMOS 트랜지스터 게이트(18)의 양측면에 사이드월 스페이서(SIDEWALL-SPACER)(21, 22)를 형성한 다음, 소스/드레인 형성을 위한 이온을 주입하면서 게이트(17, 18)들에도 도판트를 주입한다. 즉, NMOS 트랜지스터가 형성될 부위(15)에는 75As+를 주입하고, 계속하여 PMOS 트랜지스터가 형성될 부위(16)에는 49BF2 +를 주입한다.
상술한 제 1의 종래의 기술은 소스/드레인 형성을 위한 도판트 주입시에 게이트 형성용 도판트를 동시에 주입하는 것이다. 그러나, 이 기술은 게이트 도핑에 적당하지 않는 75As+와 49BF2 +가, NMOS와 PMOS에 각각 적용되므로써, 드레시홀드전압(Vth) 변화 때문에 거의 소자 형성이 불가능하게 되는 문제점이 있다. 즉, NMOS 트랜지스터 게이트에는 31P+가 적당하고, PMOS 트랜지스터 게이트에는 11B+가 도판트로 적당한데, 확산이 잘되지 않는 75As+를 사용하면 충분히 도핑되지 않고, 49BF2 +를 사용하게 되면 채널 쪽으로 이온이 확산되어 드레시홀드전압의 변화가 심하게 일어나게 되기 때문이다.
제 2도는 종래의 듀얼 게이트를 갖는 반도체 장치의 제조방법 중 제 2의 방법을 설명하기 위해 도시한 공정단면도로써, 반도체 소자 일부를 도시하였다.
제 2의 종래의 방법은, 우선 제 2a도와 같이, 실리콘기판(11)에 일반적인 LOCOS 형성방법으로 필드산화막(12)을 형성한 다음, 게이트절연막(13)을 형성하고, 게이트절연막(13) 위에 폴리실리콘층(14)을 증착 형성한다. 제 1도에서와 마찬가지로, 필드산화막(12)을 기준으로하여 왼쪽의 폴리실리콘층과 기판은 NMOS 트랜지스터가 형성될 부위(15)이고, 오른쪽의 폴리실리콘층과 기판은 PMOS 트랜지스터가 형성될 부위(16)이다.
이어서 제 2b도와 같이, PMOS 트랜지스터가 형성될 부위(16)의 폴리실리콘층을 포토레지스트인 제 1마스크(19)로 가리고 NMOS 트랜지스터가 형설될 부위(15)의 폴리실리콘층에 31P+를 주입한다.
이어서 제 1마스크(19)를 제거한 다음, 제 2c도와 같이, NMOS 트랜지스터가 형성될 부위(15)의 폴리실리콘층을, 포토레지스트인 제 2마스크(20)로 가리고 PMOS 트랜지스터가 형성될 부위의 폴리실리콘층에 11B+를 주입한다.
이어서, 제 2마스크(20)를 제거한 다음 제 2d도와 같이, 폴리실리콘층(14)을 선택적으로 식각하여 NMOS 트랜지스터 게이트(17)와 PMOS 트랜지스터 게이트(17)를 형성한다.
그런 후, 일반적인 듀얼게이트 형성방법으로 LDD 영역을 갖는 소스/드레인을 형성한다.
그러나 상술한 제 2의 종래의 방법은, 게이트 형성을 위한 폴리실리콘층(14)의 식각시에 NMOS 트랜지스터가 형성될 부위(15)와 PMOS 트랜지스터가 형성될 부위(16)의 폴리실리콘층이 각각 다른 타입(N타입과 P타입)의 이온이 주입되어 있으므로써, 서로 다른 식각율에 의해 기판 표면에 손상을 주게 된다.
본 발명은, 이와 같은 종래 방법들의 문제점을 해결하기 위해 안출된 것으로써, 안정적인 듀얼게이트를 갖는 반도체 장치 제조방법을 제공하는 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 듀얼게이트를 갖는 반도체 장치의 제조방법은, 제 1도전형 채널 모스 트랜지스터 형성을 위한 제 1부위와 제 2도전형 채널 모스 트랜지스터 형성을 위한 제 2부위를 갖는 반도체기판 위에 게이트절연막을 형성하는 공정과, 게이트절연막 위에 폴리실리콘층을 형성하는 공정과, 반도체기판의 제 1부위 위의 폴리실리콘층에 제 1도전형 도판트를 선택적으로 주입하는 공정과, 반도체기판의 제 2부위 위의 폴리실리콘층에, 제 2도전형 도판트를 선택적으로 주입하는 공정과, 폴리실리콘층을 선택적으로 식각하여 반도체기판의 제 1부위 위에 제 1게이트를 형성하는 공정과, 반도체기판 제 1부위의 제 1게이트 양측에, 소스/드레인의 LDD영역 형성을 위한 제 1도전형 도판트를 선택적으로 주입하는 공정과, 폴리실리콘층을 선택적으로 식각하여 반도체기판의 제 2부위 위에 제 2게이트를 형성하는 공정과, 반도체기판의 제 2부위의 제 2게이트 양측에 소스/드레인의 LDD영역 형성을 위한 제 2도전형 도판트를 선택적으로 주입하는 공정을 포함하여 이루어진다. 여기서, 소스/드레인의 LDD영역 형성을 위한 제 1도전형 도판트의 선택적 주입은, 제 1게이트 형성을 위한 선택적 식각 공정에 이용된 마스크를 마스크로 사용하고, 소스/드레인의 LDD영역 형성을 위한 제 2도전형 도판트의 선택적 주입은, 제 2게이트 형성을 위한 선택적 식각 공정에 이용된 마스크를 마스크로 사용된다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 3도는 본 발명에 따른 일실시예의 듀얼게이트를 갖는 반도체 장치의 제조방법을 설명하기 위해 반도체 소자 일부를 도시한 공정단면도이다.
본 발명의 듀얼 게이트를 갖는 반도체 장치 제조방법은, 우선 제 3a도와 같이, 실리콘인 반도체기판(31)에 일반적인 LOCOS 형성방법으로 필드산화막(32)을 형성한다. 이 필드산화막(32)을 기준으로하여 왼쪽에 위치한 반도체 기판의 제 1부위(35)는 제 1도전형 채널 모스 트랜지스터 예컨대 NMOS가 형성될 부위이고, 오른쪽에 위치한 반도체기판의 제 2부위(36)는 제 2도전형 패널 모스 트랜지스터 예컨대 PMOS가 형성될 부위이다.
이어서 제 3b와 같이, 반도체기판의 제 1부위(35)와 제 2부위(36)의 표면에 게이트절연막(33)을 형성한다. 게이트절연막(33)의 형성은 열산화와 같은 일반적인 방법을 적용한다.
이어서 제 3c도와 같이, 게이트절연막(33) 위에 폴리실리콘층(34)을 형성한다. 폴리실리콘층(34)의 형성은 화학기상증착방법으로 전면(BLANKET) 증착하여 형성하면 된다. 이 폴리실리콘층(34)은 도핑되지 않은(UNDOPED) 폴리실리콘으로써 게이트형성을 위한 층이다.
이어서 제 3d도와 같이, NMOS 트랜지스터 게이트 형성을 위한 도판트를 선택적으로 주입한다. 즉, 반도체기판 제 1부위(35) 위의 폴리실리콘층에 제 1도전형인 N-타입 도판트, 바람직하기로는 31P+를 주입한다. 도면부호(43)는 도판트의 선택적 주입을 위해 형성된 마스크로써 포토레지스트가 적용되었다. 이후, 마스크(43)를 제거한다.
이어서 제 3e도와 같이, PMOS 트랜지스터 게이트 형성을 위한 도판트를 선택적으로 주입한다. 즉, 반도체기판 제 2부위(36) 위의 폴리실리콘층에 제 2도전형인 P-타입 도판트, 바람직하기로는 11B+를 주입한다. 도면부호 (44)는 도판트의 선택적 주입을 위해 형성된 마스크로써 포토레지스트가 적용되었고, 도판트 주입 공정 후 제거한다.
이어서 제 3f도와 같이, 제 1게이트(37) 즉, NMOS 트랜지스터 게이트를 형성하고 NMOS 트랜지스터의 소스/드레인의 LDD 영역 형성을 위한 제 1도전형 도판트를 주입하는 공정을 진행한다. 제 1게이트(37)의 형성은 폴리실리콘층(14) 위에 포토레지스트인 제 1마스크 패턴(39)을 형성한 다음 식각하여 형성한다. 계속하여, 제 1마스크 패턴(39)을 마스크로하여, 반도체기판 제 1부위(35)의 NMOS 트랜지스터 게이트(37) 양측에, 소스/드레인의 LDD 영역 형성을 위한 제 1도전형 도판트, 바람직하기로는 75As+를 주입한다. 이후, 제 1마스크 패턴(39)를 제거한다. 도면부호 (34')는 제 1게이트(37)를 형성하고난 폴리실리콘층의 나머지 부위를 나타낸다.
이어서 제 3g도와 같이, 제 2게이트(38) 즉, PMOS 트랜지스터 게이트를 형성하고, PMOS 트랜지스터의 소스/드레인의 LDD 영역 형성을 위한 제 2도전형 도판트를 주입하는 공정을 진행한다. 제 2게이트(38)의 형성은, 제 1게이트(37)의 형성과 마찬가지로, 폴리실리콘층(34) 위에 포토레지스트인 제 2마스크 패턴(40)을 형성한 다음 폴리실리콘층(34)을 식각하여 형성한다. 이어서, 제 2미스크 패턴(40)을 마스크로하여, 반도체기판 제 2부위(36)의 PMOS 트랜지스터 게이트(38) 양측에, 소스/드레인의 LDD 영역 형성을 위한 제 2도전형 도판트, 바람직하기로는 49BF2 +를 주입한다. 이후, 제 2마스크 패턴(40)을 제거한다.
이어서 제 3h도와 같이, 제 1게이트(37) 및 제 2게이트(38)의 양측면에 산화막의 사이드월 스페이서(41, 42)를 형성한 다음, 소스/드레인을 위한 고농도의 도판트를 각각 주입한다. 즉, NMOS 트랜지스터가 형성될 부위(35)에는 75As+를 주입하고, PMOS 트랜지스터가 형성될 부위(36)에는 49BF2 +를 주입한다.
이와 같은 단계들을 포함하여 듀얼 게이트를 갖는 반도체 장치를 형성하는 것이다.
본 발명은 상술한 바와 같이, NMOS 트랜지스터 게이트와 PMOS 트랜지스터 게이트를 각각 식각하여 형성하므로써, 듀얼 게이트를 갖는 반도체 장치의 제조공정 중 가장 중요한 단계인 게이트 식각 단계의 신뢰성을 향상시킬 수 있게 된다. 본 발명은 상술한 바와 같이 NMOS 트랜지스터 게이트와 PMOS 트랜지스터 게이트를 각각 식각하기 위해 별도의 포토 마스크 형성공정 및 식각 공정이 필요하게 되나, 그 다음의 LDD 영역 형성을 위한 도판트 주입 공정에서 게이트 형성시 사용된 포토 마스크를 그대로 사용할 수 있으므로써, 실질적으로 공정이 늘어나지 않는다. 따라서 본 발명은 듀얼 게이트를 갖는 반도체 장치 제조에 있어, 안정적인 공정을 이룰 수 있게 되어, 생산수율 향상이 가능하게 한다.

Claims (4)

  1. 듀얼게이트(DUAL-GATE)를 갖는 반도체 장치의 제조방법에 있어서,
    제 1도전형 채널 모스 트랜지스터 형성을 위한 제 1부위와 제 2도전형 채널 모스 트랜지스터 형성을 위한 제 2부위를 갖는 반도체기판 위에 게이트절연막을 형성하는 공정과,
    상기 게이트절연막 위에 폴리실리콘층을 형성하는 공정과,
    상기 반도체기판의 제 1부위 위의 폴리실리콘층에 제 1도전형 도판트를 선택적으로 주입하는 공정과,
    상기 반도체기판의 제 2부위 위의 폴리실리콘층에, 제 2도전형 도판트를 선택적으로 주입하는 공정과,
    상기 폴리실리콘층을 선택적으로 식각하여 상기 반도체기판의 제 1부위 위에 제 1게이트를 형성하는 공정과,
    상기 반도체기판 제 1부위의 제 1게이트 양측에, 소스/드레인의 LDD영역 형성을 위한 제 1도전형 도판트를 선택적으로 주입하는 공정과,
    상기 폴리실리콘층을 선택적으로 식각하여 상기 반도체기판의 제 2부위 위에 제 2게이트를 형성하는 공정과,
    상기 반도체기판의 제 2부위의 제 2게이트 양측에 소스/드레인의 LDD영역 형성을 위한 제 2도전형 도판트를 선택적으로 주입하는 공정을 포함하여 이루어진 듀얼게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 소스/드레인의 LDD영역 형성을 위한 제 1도전형 도판트의 선택적 주입은, 상기 제 1게이트 형성을 위한 선택적 식각 공정에 이용된 마스크를 마스크로 사용하는 것을 특징으로 하는 듀얼게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 소스/드레인의 LDD영역 형성을 위한 제 2도전형 도판트의 선택적 주입은, 상기 제 2게이트 형성을 위한 선택적 식각 공정에 이용된 마스크를 마스크로 사용하는 것을 특징으로 하는 듀얼게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법.
  4. 듀얼게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법에 있어서,
    NMOS 트랜지스터 형성을 위한 제 1부위와 PMOS 트랜지스터 형성을 위한 제 2부위를 갖는 반도체기판 위에 게이트절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 폴리실리콘층을 형성하는 공정과,
    상기 반도체기판의 제 1부위 위의 폴리실리콘층에 31P+를 선택적으로 주입하는 공정과,
    상기 반도체기판의 제 2부위 위의 폴리실리콘층에 11B+를 선택적으로 주입하는 공정과,
    상기 폴리실리콘층 위에 NMOS 트랜지스터 게이트 형성을 위한 제 1마스크 패턴을 형성하고 상기 폴리실리콘층을 식각하여 상기 반도체기판의 제 1 부위에 NMOS 트랜지스터 게이트를 형성하는 공정과,
    상기 제 1마스크 패턴을 마스크로하여, 반도체기판 제 1부위의 NMOS 트랜지스터 게이트 양측에, 소스/드레인의 LDD 영역 형성을 위한 75AS+를 주입하는 공정과,
    상기 제 1마스크 패턴을 제거한 다음, 상기 폴리실리콘층 위에 PMOS 트랜지스터 게이트 형성을 위한 제 2마스크 패턴을 형성하고 상기 폴리실리콘을 식각하여 상기 반도체기판의 제 2부위 위에 PMOS 트랜지스터 게이트를 형성하는 공정과,
    상기 제 2마스크 패턴을 마스크로하여, 반도체기판 제 2부위의 제 2게이트 양측에, 소스/드레인의 LDD 영역 형성을 위한 49BF+를 주입하는 공정을 포함하여 이루어진 듀얼 게이트(DUAL-GATE)를 갖는 반도체 장치 제조방법.
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