KR20000021066A - 모스형 트랜지스터의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 모스형 트랜지스터에 관한 것으로서, 특히, 반도체기판에 필드산화막을 형성한 후 게이트산화막, 게이트실리콘막을 순차적으로 적층하는 단계와; 상기 단계 후에 게이트실리콘막상에 N모스영역을 개방하도록 P모스영역에 제1감광막을 적층한 후 P모스영역에 이온을 주입하여 N모스이온주입영역을 형성하는 단계와; 상기 단계 후에 제1감광막을 제거하고 게이트실리콘막상에 P모스영역을 개방하도록 제2감광막을 적층한 후 이온을 주입하여 P모스이온주입영역의 게이트실리콘막의 에너지 장벽을 낮추도록 하는 단계와; 상기 제2감광막을 제거하고 게이트실리콘막상에 반사방지막을 적층하여 N모스이온주입영역 및 P모스이온주입영역에 게이트마스크를 적층한 후 식각으로 N모스게이트전극 및 P모스게이트전극을 형성하는 단계로 이루어진 모스형트랜지스터의 게이트전극형성방법인 바, N모스게이트전극과 P모스게이트전극의 선폭차이를 최소화시키도록 하여 게이트전극에서 펀치쓰루로 인한 누설전류발생을 방지하고 채널링 및 문턱전압의 저하를 완전하게 제어할 수 있어 게이트전극의 전기적인 신뢰성을 달성하도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 모스형 전계효과 트랜지스터에 관한 것으로서, 특히, 반도체기판의 게이트실리콘막 상에 감광막을 적층하여 P모스영역을 개방시킨 후에 P모스영역의 게이트실리콘막에 이온을 주입하여 공공과 오배열등의 격자결함을 유발하여 높은 에너지 상태를 가지도록 하므로 N모스게이트전극과 P모스게이트전극의 식각속도를 조절하여 게이트전극의 선폭차이를 최소화시키도록 하는 모스형트랜지스터의 게이트전극형성방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.
상기한 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로서 접합형 트랜지스터와 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
이러한 모스형 전계효과 트랜지스터(MOSFET)는 NMOS영역과 PMOS영역으로 구분되어지고, 이 구분된 지역에 N모스게이트전극과 P모스게이트전극을 각각 형성하여 게이트전극에 스페이서막을 형성하고, 활성영역에 이온을 주입하여 소오스/드레인영역을 형성하게 되는 것이다.
도 1은 일반적인 모스형트랜지스터 제조공정에서 게이트전극을 식각하여 형성하기 전 상태를 보인 도면이고, 도 2는 N모스게이트전극을 기준으로 식각하였을 때 게이트전극 형성 상태를 보인 도면이고, 도 3은 P모스게이트전극을 기준으로 식각하였을 때 게이트전극 형성 상태를 보인 도면이다.
도 1은 반도체기판(1)에 필드산화막(2)을 형성하고, 그 위에 게이트산화막(3)을 증착하고, 트랜지스터의 게이트전극이 형성되는 위치에 게이트마스크를 적층한 상태를 도시하고 있다.
도 2는 도 1의 상태에서 N모스게이트전극(7)을 기준으로 식각을 하였을 때 P모스게이트전극(8)의 식각 속도가 늦어져서 하부의 폭이 상부 보다 넓은 덜 식각된 상태를 도시하고 있다.
도 3은 도 1의 상태에서 P모스게이트전극(8)을 기준으로 식각 하였을 때 N모스게이트전극(7)의 식각속도가 빨라서 하부의 폭이 상부의 폭보다 좁은 너무 많이식각된 상태를 도시하고 있다.
그런데, 상기한 바와 같이, 도 3에 도시된 바와 같이, p모스게이트전극(8)을 기준으로 N모스게이트전극(7)을 식각하게 되면, N모스게이트전극(8)에 소오스/드레인을 형성하여 사용할 때 펀치쓰루(Punch Through)를 유발하여 전류의 누설을 발생시키고, 또, 문턱전압을 저하시켜서 구동전압에 이르지 않음에도 불구하고 채널이 형성되어 소자의 오동작등과 같이, 기대하지 않은 게이트의 동작이 이루어져서 256MDRAM급(0.25㎛이하의 선폭갖음)이하의 아주 작은 게이트전극의 선폭을 갖는 트랜지스터의 경우에는 CMOS의 전기적인 특성이 저하되는 문제점을 지니고 있었다.
본 발명의 목적은 반도체기판의 게이트실리콘막 상에 감광막을 적층하여 P모스영역을 개방시킨 후에 P모스영역의 게이트실리콘막에 이온을 주입하여 공공과 오배열등의 격자결함을 유발하여 높은 에너지 상태를 가지도록 하므로 N모스게이트전극과 P모스게이트전극의 식각속도를 조절하여 게이트전극의 선폭차이를 최소화시키도록 하는 것이 목적이다.
도 1은 일반적인 모스형트랜지스터 제조공정에서 게이트전극을 식각하여 형성하기 전 상태를 보인 도면이고,
도 2는 N모스게이트전극을 기준으로 식각하였을 때 게이트전극 형성 상태를 보인 도면이고,
도 3은 P모스게이트전극을 기준으로 식각하였을 때 게이트전극 형성 상태를 보인 도면이며,
도 4 내지 도 9는 본 발명의 일실시예에 따른 모스형 트랜지스터에서 게이트전극을 순차적으로 형성하는 상태를 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 필드산화막
30 : 게이트산화막 40 : 게이트실리콘막
50 : 제1감광막 a : N모스이온주입영역
70 : 제2감광막 b : P모스이온주입영역
90 : 반사방지막 100 : 게이트마스크
110 : N모스게이트전극 120 : P모스게이트전극
이러한 목적은 반도체기판에 필드산화막을 형성한 후 게이트산화막, 게이트실리콘막을 순차적으로 적층하는 단계와; 상기 단계 후에 게이트실리콘막상에 N모스영역을 개방하도록 P모스영역에 제1감광막을 적층한 후 N모스영역에 이온을 주입하여 N모스이온주입영역을 형성하는 단계와; 상기 단계 후에 제1감광막을 제거하고 게이트실리콘막상에 P모스영역을 개방하도록 N모스영역에 제2감광막을 적층한 후 이온을 주입하여 P모스이온주입영역의 게이트실리콘막의 에너지 장벽을 낮추도록 하는 단계와; 상기 제2감광막을 제거하고 게이트실리콘막상에 반사방지막을 적층하여 N모스이온주입영역 및 P모스이온주입영역에 게이트마스크를 적층한 후 식각으로 N모스게이트전극 및 P모스게이트전극을 형성하는 단계로 이루어진 모스형트랜지스터의 게이트전극형성방법을 제공함으로써 달성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 4 내지 도 9는 본 발명의 일실시예에 따른 모스형 트랜지스터에서 게이트전극을 순차적으로 형성하는 상태를 도시한 도면이다.
도 4는 반도체기판(10)에 필드산화막(20)을 형성한 후 게이트산화막(30), 게이트실리콘막(40)을 순차적으로 적층하는 상태를 도시하고 있다.
도 5는 상기 단계 후에 게이트실리콘막(40)상에 N모스영역(a)을 개방하도록 P모스영역(b)에 제1감광막(50)을 적층하여 N모스영역(a)에 인(P)이온을 주입하여 N모스이온주입영역(60)을 형성하는 상태를 도시하고 있다.
그리고, 도6은 상기 단계 후에 제1감광막(50)을 제거한 후 게이트실리콘막(40)상에 P모스영역(b)을 개방하도록 제2감광막(70)을 적층하여 Si이온을 주입하여 격자 결함을 유발하거나 혹은 He, Ne, Ar, Kr등과 같은 전기적인 영향이 매우 작은 불활성 원소등을 주입하여 P모스이온주입영역(80)의 게이트실리콘막(40)에 격자결함을 유발하여 에너지 장벽을 낮추도록 하도록 하는 상태를 도시하고 있다.
이때, 상기 P모스이온주입영역(80)에 주입된 이온은 도우즈 E10∼E18의 에너지를 20Kev∼300Kev 전압으로 주입하여서 게이트실리콘막(40)에 공공 및 다공질등을 형성하여 다른 부분에 비하여 에너지장벽을 낮추어 식각시에 식각반응이 더 잘 이루어지도록 하여 N모스게이트전극(110)과 P모스게이트전극(120)의 식각속도를 같도록 하는 역할을 하게 된다.
그리고, 도 7 내지 도 9는 상기 제2감광막(70)을 제거한 후 게이트실리콘막(40)상에 반사방지막(90)을 적층하고, N모스이온주입영역(60) 및 P모스이온주입영역(80)에 게이트마스크(100)를 적층하여 식각으로 N모스게이트전극(110) 및 P모스게이트전극(120)을 형성하는 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 모스형 트랜지스터의 게이트전극 형성방법을 이용하게 되면, 반도체기판의 게이트실리콘막 상에 감광막을 적층하여 P모스영역을 개방시킨 후에 P모스영역의 게이트실리콘막에 이온을 주입하여 공공과 오배열등의 격자결함을 유발하여 높은 에너지 상태를 가지도록 하므로 N모스게이트전극과 P모스게이트전극의 식각속도를 조절하여 N모스게이트전극과 P모스게이트전극의 선폭차이를 최소화시키도록 하여 게이트전극에서 펀치쓰루로 인한 누설전류발생을 방지하고 채널링 및 문턱전압의 저하를 완전하게 제어할 수 있어 게이트전극의 전기적인 신뢰성을 달성하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (6)
- 반도체기판에 필드산화막을 형성한 후 게이트산화막, 게이트실리콘막을 순차적으로 적층하는 단계와;상기 단계 후에 게이트실리콘막상에 N모스영역을 개방하도록 P모스영역에 제1감광막을 적층한 후 N모스영역에 이온을 주입하여 N모스이온주입영역을 형성하는 단계와;상기 단계 후에 제1감광막을 제거하고 게이트실리콘막상에 P모스영역을 개방하도록 N모스영역에 제2감광막을 적층한 후 P모스영역에 Si이온을 주입하여 P모스이온주입영역의 게이트실리콘막의 에너지 장벽을 낮추도록 하는 단계와;상기 제2감광막을 제거하고 게이트실리콘막상에 반사방지막을 적층하여 N모스이온주입영역 및 P모스이온주입영역에 게이트마스크를 적층한 후 식각으로 N모스게이트전극 및 P모스게이트전극을 형성하는 단계로 이루어진 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 N모스이온주입영역에 주입되는 이온은 P인 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 P모스이온주입영역에 주입된 이온은 도우즈 E10∼E18의 에너지를 20Kev∼300Kev 전압으로 주입하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
- 제 1 항에 있어서, 상기 P모스이온주입영역에 주입되는 이온은 He, Ne, Ar, Kr등과 같은 불활성 원소인 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 게이트실리콘막을 식각한 후 200℃∼1100℃로 어닐링하여 주입된 Si이온을 전기적으로 활성화시키고, P모스게이트전극에 남아 있는 오배열, 공공등의 격자결함을 제거하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
- 제 4 항에 있어서, 상기 게이트실리콘막을 식각한 후 200℃∼1100℃로 어닐링하여 주입된 He, Ne, Ar, Kr등과 같은 불활성 원소인해 형성된 오배열, 공공등의 격자결함을 제거하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
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1998
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