KR20000020234A - 반도체소자의 듀얼게이트산화막 형성방법 - Google Patents

반도체소자의 듀얼게이트산화막 형성방법 Download PDF

Info

Publication number
KR20000020234A
KR20000020234A KR1019980038752A KR19980038752A KR20000020234A KR 20000020234 A KR20000020234 A KR 20000020234A KR 1019980038752 A KR1019980038752 A KR 1019980038752A KR 19980038752 A KR19980038752 A KR 19980038752A KR 20000020234 A KR20000020234 A KR 20000020234A
Authority
KR
South Korea
Prior art keywords
gate oxide
voltage region
region
high voltage
oxide film
Prior art date
Application number
KR1019980038752A
Other languages
English (en)
Inventor
박재영
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980038752A priority Critical patent/KR20000020234A/ko
Publication of KR20000020234A publication Critical patent/KR20000020234A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 듀얼게이트산화막을 갖는 반도체소자에 관한 것으로서, 특히, 반도체기판에 필드산화막을 형성한 후 저전압영역 및 고전압영역의 N-WELL상에 제1감광막을 적층하여 개방되어 있는 고전압영역의 P-WELL에 불순물이온이 주입되는 제1이온주입영역을 형성하는 단계와; 상기 단계 후에 제1감광막을 제거한 후 저전압영역 및 고전압영역의 P-WELL상에 제2감광막을 적층하여 개방되어 있는 고전압영역의 N-WELL에 불순물이온이 주입되는 제2이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 결과물의 전면에 산화막을 적층하여 고전압영역에는 상기 제1,제2이온주입영역에 의하여 저전압영역의 게이트산화막보다 더 두꺼운 게이트산화막을 형성하는 단계와; 상기 단계 후에 상기 게이트산화막의 상부면에 폴리실리콘층을 적층하여 식각으로 게이트전극을 형성하는 단계로 이루어진 반도체소자의 듀얼게이트산화막 형성방법인 바, 고전압영역의 두꺼운게이트산화막의 막질을 향상시킬 뿐만아니라 고전압영역의 정션(Junction)부위에 불순물이온이 복합적으로 도핑되어 있으므로 스페이서와 LDD영역 사이에 계면부분에 농도가 증가하여 전계효과를 낮추는 역할을 하여 핫캐리어(Hot Carrier)특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 듀얼게이트산화막 형성방법
본 발명은 듀얼게이트산화막을 갖는 반도소자에 관한 것으로서, 특히, 고전압영역의 P-WELL 및 N-WELL의 활성영역을 교번적으로 개방시켜 그 부분에 이온을 각각 주입한 후에 그 결과물의 전영역에 게이트산화막을 적층시키므로 이온이 주입된 고전압영역의 게이트산화막의 두께가 이온이 주입되지 않은 저전압영역의 게이트산화막의 두께보다 두껍게 형성하므로 듀얼게이트산화막의 형성을 용이하게 하도록 하는 반도체소자의 듀얼게이트산화막 형성방법에 관한 것이다.
일반적으로, 모스형전계효과 트랜지스터는 반도체기판에 필드산화막을 형성한 후에 그 전면에 게이트산화막 및 폴리실리콘층을 활성영역(Active Region)에 형성하고서 마스킹식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트전극의 측면부분에 있는 반도체기판에 이온을 주입하여 소오스/드레인영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.
이러한 트랜지스터에서 게이트산화막은 상부와 하부사이를 전기적으로 차단하는 절연역할을 하게 되는 것으로서, 반도체소자에서 전기적으로 전압이 높은 고전압영역과 전압이 낮은 저전압영역이 동시에 사용되는 듀얼게이트산화막(Dual Gate Oxide)을 갖는 트랜지스터에서는 고전압영역의 게이트산화막의 두께는 두껍게형성하고, 저전압영역에서는 게이트산화막의 두께를 얇게 형성하여서 전기적으로 절연이 적절하게 이루어지도록 구성되어져 있다.
도 1(a) 내지 도 1(d)는 종래의 일반적인 듀얼게이트산화막을 형성하는 방법을 순차적으로 보인 도면으로서, 종래의 공정을 살펴 보도록 한다.
도 1(a)는 반도체기판(1)에 저전압영역(a) 및 고전압영역(b)으로 구분되도록 필드산화막(2)을 형성한 후 그 결과물 상에 150Å정도 두께의 제1게이트산화막(3)을 적층한 상태를 도시하고 있으며, 고전압영역(b)에는 P-WELL 및 N-WELL이 형성되어지고 필드산화막(2)에 의하여 구분되어지게 된다.
도 1(b)는 상기 단계 후에 게이트산화막(3) 상에서 고전압영역(b)에만 제1감광막(4)을 적층한 후에 식각으로 저전압영역(a)의 게이트산화막(3)을 제거한 상태를 도시하고 있다.
도 1(c)는 상기 제1감광막(4)을 제거한 후에 상기 결과물의 전면에 50∼70Å 두께의 제2게이트산화막(5)을 형성한 상태를 도시하고 있으며, 자동적으로 저전압영역(a)에는 얇은 게이트산화막이 형성되어지게 되고, 고전압영역(b)에는 두꺼운 게이트산화막이 형성되어지게 되는 것이다.
도 1(d)는 상기 제2게이트산화막(4)상에 폴리실리콘층(6)을 적층한 후에 마스킹식각으로 저전압영역(a) 및 고전압영역(b)의 P-WELL, N-WELL에 각각 게이트전극(7a)(7b)(7c)를 형성한 후 그 측면부에 이온을 주입하여 소오스(8a)(8b)(8c) 및 드레인(9a)(9b)(9c)를 형성한 상태를 도시하고 있다.
그런데, 종래에는 상기한 부분에서 반도체기판(1)에 필드산화막(2)을 형성한 후 제1게이트산화막(3)을 열공정으로 형성할 때 제1게이트산화막(3)의 두께가 150Å의 두께로 비교적 두꺼워져 공정시간이 길어짐에 따라 그 하부에 있는 실리콘기판내의 불순물이온의 재분포를 초래할 뿐만아니라 제1게이트산화막을 형성한 후에 감광막을 적층하여 저전압영역의 게이트산화막을 건식식각으로 제거하는 공정에서 반도체기판에 손상을 가하여 소자의 전기적인 특성을 저하시키는 문제점을 지니고 있었다.
또한, 고전압영역의 게이트산화막은 두차례에 걸쳐 형성되므로 고 전압영역의 게이트산화막의 막질이 저하될 뿐만아니라 고 전압영역의 동작전압이 저전압영역과 같은 LDD 도스량으로는 고전압영역의 핫캐리어특성을 나쁘게 하고(특히, NMOS 트랜지스터), 스페이서와 LDD영역의 계면에 손상이 발생하여 트랜지스터의 전기적인 특성이 저하되는 문제점을 지니고 있었다.
본 발명의 목적은 고전압영역 및 저전압영역에서 저전압영역에 감광막을 적층한 후에 고전압영역의 P-WELL 및 N-WELL의 활성영역을 교번적으로 개방시켜 그 부분에 이온을 각각 주입한 후에 그 결과물의 전영역에 게이트산화막을 적층시키므로 이온이 주입된 고전압영역의 게이트산화막의 두께가 이온이 주입되지 않은 저전압영역의 게이트산화막의 두께보다 두껍게 형성하므로 듀얼게이트산화막의 형성을 용이하게 하는 것이 목적이다.
도 1(a) 내지 도 1(d)는 종래의 일반적인 듀얼게이트산화막을 형성하는 방법을 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체소자의 듀얼게이트산화막 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 필드산화막
20 : 제1감광막 25 : 제1이온주입영역
30 : 제2감광막 35 : 제2이온주입영역
40,40' : 게이트산화막 50a,50b,50c : 게이트전극
55a,55b 55c : 소오스 60a,60b,60c : 드레인
이러한 목적은 반도체기판에 필드산화막을 형성한 후 고전압영역의 N-WELL상에 제1감광막을 적층하여 개방되어 있는 P-WELL에 불순물이온이 주입되는 제1이온주입영역을 형성하는 단계와; 상기 단계 후에 제1감광막을 제거한 후 저전압영역 및 고전압영역의 P-WELL상에 제2감광막을 적층하여 개방되어 있는 고전압영역의 N-WELL에 불순물이온이 주입되는 제2이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 결과물의 전면에 산화막을 적층하여 고전압영역에는 상기 제1,제2이온주입영역에 의하여 저전압영역의 게이트산화막보다 더 두꺼운 게이트산화막을 형성하는 단계와; 상기 단계 후에 상기 게이트산화막의 상부면에 폴리실리콘층을 적층하여 식각으로 게이트전극을 형성하는 단계로 이루어진 반도체소자의 듀얼게이트산화막 형성방법을 제공함으로써 달성된다.
그리고, 상기 제1이온주입영역에 주입되는 불순물은 P31이고, 상기 제1이온주입영역에 주입되는 P31은 3.0E+12의 도스량으로 30KeV의 전압으로 주입된다.
또한, 상기 제2이온주입영역에 주입되는 불순물은 BF2이고, 상기 제2이온주입영역에 주입되는 BF2는 2.0E+12의 도스량으로 20KeV의 전압으로 주입된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체소자의 듀얼게이트산화막 형성방법을 순차적으로 보인 도면이다.
도 2(a) 및 도 2(b)는 반도체기판(10)에 필드산화막(15)을 형성한 후 저전압영역(a) 및 고전압영역(b)의 N-WELL상에 제1감광막(20)을 적층하여 개방되어 있는 P-WELL에 불순물이온이 주입되는 제1이온주입영역(25)을 형성하는 상태를 도시하고 있다.
이때, 상기 제1이온주입영역(25)에 주입되는 불순물은 P31이고, 상기 제1이온주입영역(25)에 주입되는 P31은 3.0E+12의 도스량으로 30KeV의 전압으로 주입된다.
그리고, 도 2(c)는 상기 단계 후에 제1감광막(20)을 제거한 후 저전압영역(a) 및 고전압영역(b)의 P-WELL상에 제2감광막(30)을 적층하여 개방되어 있는 N-WELL에 불순물이온을 주입하는 제2이온주입영역(35)을 형성하는 상태를 도시하고 있다.
이때, 상기 제2이온주입영역에 주입되는 불순물은 BF2이고, 상기 제2이온주입영역에 주입되는 BF2는 2.0E+12의 도스량으로 20KeV의 전압으로 주입된다.
도 2(d)는 상기 단계 후에 상기 결과물의 전면에 산화막을 적층하여 고전압영역(b)에는 상기 제1,제2이온주입영역(25)(35)에 의하여 저전압영역(a)의 게이트산화막(40)보다 더 두꺼운 게이트산화막(40')을 형성하는 상태를 도시하고 있다.
도 2(e)는 상기 단계 후에 상기 게이트산화막(40)(40')의 상부면에 폴리실리콘층(45)(45')을 적층하여 식각으로 게이트전극(50a)(50b)(50c)을 형성한 후 측면부분에 스페이서막을 형성하고 반도체기판에(10)에 이온을 주입하여 소오스(55a)(55b)(55c) 혹은 드레인(60a)(60b)(60c)을 형성한 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 반도체소자의 듀얼게이트산화막형성방법을 이용하게 되면, 고전압영역 및 저전압영역에서 저전압영역에 감광막을 적층한 후에 고전압영역의 P-WELL 및 N-WELL의 활성영역을 교번적으로 개방시켜 그 부분에 이온을 각각 주입한 후에 그 결과물의 전영역에 게이트산화막을 적층시키므로 이온이 주입된 고전압영역의 게이트산화막의 두께가 이온이 주입되지 않은 저전압영역의 게이트산화막의 두께보다 두껍게 형성하여서 한번만에 저전압영역과 고전압영역을 형성하므로써 고전압영역의 두꺼운게이트산화막의 막질을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 고전압영역의 졍션(Junction)부위에 제1,제2이온주입영역이 형성되어서 기존에 LDD영역에 주입된 불순물과 복합적으로 도핑되어 있으므로 스페이서와 LDD영역 사이에 계면부분에 농도가 증가하여 전계효과를 낮추는 역할을 하여 핫캐리어(Hot Carrier)특성을 향상시키도록 한다.
그리고, 종래의 저전압영역에서 반도체기판을 노출시키기 위하여 게이트산화막을 식각할 때 발생되던 반도체기판의 손상을 방지하게 되어 소자의 특성이 저하되는 것을 방지하도록 하는 장점을 갖는다.

Claims (5)

  1. 반도체기판에 필드산화막을 형성한 후 저전압영역 및 고전압영역의 N-WELL상에 제1감광막을 적층하여 개방되어 있는 고전압영역의 P-WELL에 불순물이온이 주입되는 제1이온주입영역을 형성하는 단계와;
    상기 단계 후에 제1감광막을 제거한 후 저전압영역 및 고전압영역의 P-WELL상에 제2감광막을 적층하여 개방되어 있는 고전압영역의 N-WELL에 불순물이온이 주입되는 제2이온주입영역을 형성하는 단계와;
    상기 단계 후에 상기 결과물의 전면에 산화막을 적층하여 고전압영역에는 상기 제1,제2이온주입영역에 의하여 저전압영역의 게이트산화막보다 더 두꺼운 게이트산화막을 형성하는 단계와;
    상기 단계 후에 상기 게이트산화막의 상부면에 폴리실리콘층을 적층하여 식각으로 게이트전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 듀얼게이트산화막 형성방법.
  2. 제 1 항에 있어서, 상기 제1이온주입영역에 주입되는 불순물은 P31인 것을 특징으로 하는 반도체소자의 듀얼게이트산화막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1이온주입영역에 주입되는 P31은 3.0E+12의 도스량으로 30KeV의 전압으로 주입되는 것을 특징으로 하는 반도체소자의 듀얼게이트산화막 형성방법.
  4. 제 1 항에 있어서, 상기 제2이온주입영역에 주입되는 불순물은 BF2인 것을 특징으로 하는 반도체소자의 듀얼게이트산화막 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제2이온주입영역에 주입되는 BF2는 2.0E+12의 도스량으로 20KeV의 전압으로 주입되는 것을 특징으로 하는 반도체소자의 듀얼게이트산화막 형성방법.
KR1019980038752A 1998-09-18 1998-09-18 반도체소자의 듀얼게이트산화막 형성방법 KR20000020234A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980038752A KR20000020234A (ko) 1998-09-18 1998-09-18 반도체소자의 듀얼게이트산화막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980038752A KR20000020234A (ko) 1998-09-18 1998-09-18 반도체소자의 듀얼게이트산화막 형성방법

Publications (1)

Publication Number Publication Date
KR20000020234A true KR20000020234A (ko) 2000-04-15

Family

ID=19551134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980038752A KR20000020234A (ko) 1998-09-18 1998-09-18 반도체소자의 듀얼게이트산화막 형성방법

Country Status (1)

Country Link
KR (1) KR20000020234A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418855B1 (ko) * 2001-05-15 2004-02-19 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 제조방법
KR100917058B1 (ko) * 2002-12-28 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 트리플 게이트 산화막 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418855B1 (ko) * 2001-05-15 2004-02-19 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 제조방법
KR100917058B1 (ko) * 2002-12-28 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 트리플 게이트 산화막 형성 방법

Similar Documents

Publication Publication Date Title
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US5700729A (en) Masked-gate MOS S/D implantation
JPH08222645A (ja) 軽くドープしたドレイン領域を形成する方法
KR19980069833A (ko) 반도체 장치 및 그 제조방법
US5045486A (en) Transistor fabrication method
JPH07142565A (ja) 半導体装置及びその製造方法
JPH0244154B2 (ko)
US5571753A (en) Method for forming a wiring conductor in semiconductor device
KR20000020234A (ko) 반도체소자의 듀얼게이트산화막 형성방법
KR100655069B1 (ko) 듀얼 게이트형 모스 트랜지스터 제조방법
US7186631B2 (en) Method for manufacturing a semiconductor device
JPH04316333A (ja) 薄膜トランジスタの製造方法
US6977207B2 (en) Method for fabricating dual-gate semiconductor device
KR100589493B1 (ko) 게이트 산화막 형성방법
KR100418855B1 (ko) 반도체소자의 듀얼게이트 제조방법
KR100311177B1 (ko) 반도체장치의 제조방법
JP4467162B2 (ja) 半導体装置の製造方法
KR100271801B1 (ko) 반도체장치의 제조방법
JP3064445B2 (ja) 相補型半導体装置の製造方法
KR100357173B1 (ko) 박막 트랜지스터의 제조 방법
JPH07202034A (ja) 半導体不揮発性記憶装置およびその製造方法
JP3208952B2 (ja) 高耐圧トランジスタの製造方法
KR20040058964A (ko) 반도체 소자의 제조 방법
KR20040056033A (ko) 반도체 소자의 제조방법
JPH04179238A (ja) Ｍｉｓトランジスタの製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination