KR20040056033A

KR20040056033A - 반도체 소자의 제조방법

Info

Publication number: KR20040056033A
Application number: KR1020020082554A
Authority: KR
Inventors: 차한섭; 허상범
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2004-06-30

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 전극 패터닝전에 NMOS 영역의 게이트 전극에 시행하는 전처리 이온 주입 공정을 생략하고 NMOS 게이트 전극 패터닝 후 반사 방지막을 이용하여 상기 NMOS 게이트 전극 지역에만 추가로 이온 주입 공정을 실시하여 반도체 소자의 특성을 확보하고 게이트 전극 패터닝시 발생하는 문제점을 해결할 수 있으며, 이에 따라, CMOS 반도체 소자 제조공정시 게이트 전극의 패터닝의 안정성을 높혀 궁극적으로 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다.

Description

반도체 소자의 제조방법{Method for manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 고집적 CMOS(Complementary Metal-Oxide-Semiconductor) 반도체 소자의 게이트 전극 형성방법에 관한 것이다.

반도체 소자를 구동시키기 위한 회로는 일반적으로 트랜지스터(transistor)로 구성되는 스위칭 소자, 캐패시터 및 저항 등으로 구성되어 있다. 회로 중의 논리 게이트(logic gate)소자로는 NMOS(N-type MOS)와 PMOS(P-type MOS) 트랜지스터를 동일 반도체 기판 상에 함께 구성한 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터가 단일의 NMOS나 PMOS 트랜지스터에 비해 보다 많이 사용되어지는 추세이다.

최근, 서브 마이크론 디자인 룰(sub micron design rule)을 사용하여 CMOS 트랜지스터를 제조하는 경우에, NMOS와 PMOS 트랜지스터 각각의 신뢰성을 개선하기 위해 LDD(Lightly Doped Drain) 접합(Junction)을 형성한다. 또한, NMOS의 게이트 전극 재질로서 n+ 도프드 폴리실리콘막(doped polysilicon)을 사용하고, PMOS의 게이트 전극 재질로서 p+ 도프트 폴리실리콘막을 사용하고 있다. 이는, NMOS와 PMOS 트랜지스터의 채널을 모두 표면 채널(surface channel)로써 형성시켜 단채널 영향(short channel effect)을 개선하기 위해서이다.

도 1a내지 도 1c는 종래 기술에 따른 CMOS 소자의 듀얼 게이트 전극의 제조 방법을 설명하기 위해 도시한 단면도이다. 여기서, 도 1a 내지 도 1c에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를가리킨다.

도 1a를 참조하면, P형 반도체 기판(10)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한 후 NMOS 영역에는 'p^-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n^-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.

도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(14)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘막(16)을 형성한다. 이어서, NMOS 영역이 오픈(open) 되도록 PMOS 영역에 포토레지스트 패턴(18)을 형성한 후 이 포토레지스트 패턴(18)을 마스크로 이용하고, 'n⁺' 이온 주입 공정(이하, '전처리 이온 주입 공정'이라 함)을 실시하여 NMOS 영역의 폴리실리콘막(16)을 인 이온을 도핑 시킨다.

도 1c를 참조하면, 소정의 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘막(16) 및 게이트 산화막(14)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(20)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(22)을 형성한다.

상기에서 설명한 바와 같이, NMOS 영역의 NMOS 게이트 전극의 도핑 효율을 높이기 위해 NMOS 게이트 전극을 형성하기 위한 패터닝 공정의 전처리 공정으로NMOS 영역의 폴리실리콘막에만 'n⁺' 이온(예를 들면, 인)을 이용한 전처리 이온 주입 공정을 실시한다. 이후, 소오스/드레인 이온 주입 공정을 PMOS 영역과 NMOS 영역에 대해 각각 실시하여 NMOS 게이트 전극, PMOS 게이트 전극 및 소오스/드레인 영역이 형성될 영역에 이온을 주입시킨다.

그러나, 도 1c에서와 같이 NMOS 게이트 전극에만 전처리 이온 주입 공정을 실시하는 공정은 여러가지 문제점을 발생시킨다. 첫째, 게이트 전극을 형성하기 위한 패터닝공정시 NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수(Critical Demension; CD)가 서로 달라지는 문제가 발생한다. 이는, NMOS 게이트 전극에 'N⁺' 이온을 미리 주입함에 따라 이온이 주입되지 않은 PMOS 게이트 전극보다 NMOS 게이트 전극이 식각율(etch rate)이 높아지기 때문이다. 이와 같이, NMOS 게이트 전극의 식각율이 높아짐에 따라 PMOS 게이트 전극의 임계치수(P-CD)보다 NMOS 게이트 전극의 임계치수(N-CD)가 작아지고, 또한 프로파일(profile)도 작아진다. 일반적으로, NMOS 게이트 전극의 임계치수(N-CD)는 0.152㎛가 되고, PMOS 게이트 전극의 임계치수(P-CD)는 0.160㎛가 된다. 둘째, NMOS 영역의 폴리실리콘막의 식각율이 빨라져 NMOS 게이트 쪽의 반도체 기판이 PMOS 게이트 쪽의 반도체 기판보다 빨리 식각가스에 노출되어 반도체 기판의 게이트 산화막이 이를 충분히 방어하지 못할 경우 도 1c의 '30'과 같은 트렌치(trench)가 형성된다.

따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 게이트 전극 패터닝전에 NMOS 영역의 게이트 전극에 시행하는 전처리 이온 주입 공정을 생략하고 NMOS 게이트 전극 패터닝 후 상기 NMOS 게이트 전극 지역에만 추가로 이온 주입 공정을 실시하여 반도체 소자의 특성을 확보하고 게이트 전극 패터닝시 발생하는 문제점을 해결할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 1c는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 2a 내지 도 2m은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 소자 분리막

104 : 게이트 산화막 106 : 폴리실리콘막

110 : NMOS 게이트 전극 112 : PMOS 게이트 전극

114 : 반사 방지막 120, 124 : 저농도 접합영역

126 : 스페이서 130, 134 : 고농도 접합영역

108, 116, 118, 122, 128, 132 : 포토레지스트 패턴

본 발명의 일측면에 따르면, NMOS 영역과 PMOS 영역으로 정의되는 반도체 기판 상에 NMOS 게이트 전극과 PMOS 게이트 전극을 각각 형성하는 단계와, 전체 구조 상부에 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극을 덮도록 반사 방지막을 도포하는 단계와, 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 상부가 노출되도록 식각공정을 실시하여 상기 반사 방지막을 식각하는 단계와, 상기 NMOS 영역만 오픈되는 마스크를 이용한 n⁺이온 주입 공정을 실시하여 상기 단계에서 노출되는 상기 NMOS 게이트 전극에 n⁺이온을 주입시키는 단계와, 상기 반사 방지막을 제거한 후 소오스/드레인 이온주입 공정을 실시하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a 내지 도 2m은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 2a 내지 도 2m에 도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.

도 2a를 참조하면, P형 반도체 기판(100)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 그런 다음, NMOS 영역에는 'p^-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n^-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.

도 2b 및 도 2c를 참조하면, 전체 구조 상부에 게이트 산화막(104)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘막(106)을 형성한다. 이어서, 게이트 전극 패턴용 포토레지스트 패턴(108)을 형성한 후 이 포토레지스트 패턴(108)을 이용한 식각공정을 실시하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(112)을 형성한다.

도 2d 및 도 2e를 참조하면, 전체 구조 상부에 반사 방지막(114)을 도포한다. 이때, 반사 방지막(114)은 스핀 온 코팅(spin on coating) 방식을 이용하여 2000 내지 10000Å의 두께로 도포한다. 한편, 반사 방지막(114)의 점도를 최대한 낮게 하여 스핀 온 코팅 공정시 게이트 전극(110 및 112)의 상부와 액티브 영역의 상부의 단차를 최소화한다. 그런 다음, 식각 마스크없이 블랭켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 게이트 전극(110 및 112) 상부를 노출시킨다. 이때, 상기 식각공정을 조절하여 반사 방지막(114)을 과도 식각하여 게이트 전극(110 및 112)이 상부로부터 100 내지 500Å 정도로 노출되도록 하는 것이 바람직하다.

도 2f 내지 도 2h를 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(116)을 PMOS 영역에만 형성한다. 그런 다음, 포토레지스트 패턴(116)을 이온 주입 마스크로 이용하여 NMOS 영역에만 'n⁺' 이온 주입 공정을 실시한다. 이때, 'n⁺' 이온 주입 공정은 인 또는 비소(As) 이온을 이용한다. 이로써, 도 2f에서 오픈되는 NMOS 게이트 전극(110)에만 인 또는 비소(As)가 주입된다. 이후, 스트립 공정을 실시하여 상기 포토레지스트 패턴(116)을 제거한 후, 식각공정을 실시하여 반사 방지막(114)을 제거한다.

도 2i를 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(118)을 PMOS 영역에만 형성한 후 상기 포토레지트 패턴(118)을 이용한 'n^-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(120)을 형성한다. 이후, 스트립 공정을 실시하여 상기 포토레지스트패턴(118)을 제거한다.

도 2j를 참조하면, PMOS 영역이 오픈되도록 포토레지스트 패턴(122)을 NMOS 영역에만 형성한 후 상기 포토레지트 패턴(122)을 이용한 'p^-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(124)을 형성한다. 스트립 공정을 실시하여 상기 포토레지스트 패턴(122)을 제거한다.

도 2k 내지 도 2m을 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 측벽에 LDD(Lightly Doped Drain) 스페이서용 HLD(High temperature Low pressure Dielectric) 절연막을 이용하여 스페이서(126)를 형성한다.

이어서, NMOS 영역이 오픈되도록 포토레지스트 패턴(128)을 PMOS 영역에만 형성한 후 상기 포토레지트 패턴(128)을 이용한 'n⁺' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(130)을 형성한다. 이후, 스트립 공정을 실시하여 상기 포토레지스트 패턴(128)을 제거한다.

이어서, PMOS 영역이 오픈되도록 포토레지스트 패턴(132)을 NMOS 영역에만 형성한 후 상기 포토레지트 패턴(132)을 이용한 'p⁺' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(134)을 형성한다. 이후, 스트립 공정을 실시하여 상기 포토레지스트 패턴(132)을 제거한다.

이로써, NMOS 영역의 P-웰에는 저농도 접합영역(120) 및 고농도접합영역(130)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(124) 및 고농도 접합영역(134)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에서는 게이트 전극 패터닝전에 NMOS 영역의 게이트 전극에 시행하는 전처리 이온 주입 공정을 생략하고 NMOS 게이트 전극 패터닝 후 반사 방지막을 이용하여 상기 NMOS 게이트 전극 지역에만 추가로 이온 주입 공정을 실시하여 반도체 소자의 특성을 확보하고 게이트 전극 패터닝시 발생하는 문제점을 해결할 수 있다. 이에 따라, CMOS 반도체 소자 제조공정시 게이트 전극의 패터닝의 안정성을 높혀 궁극적으로 생산성을 향상시킬 수 있다.

Claims

(a) NMOS 영역과 PMOS 영역으로 정의되는 반도체 기판 상에 NMOS 게이트 전극과 PMOS 게이트 전극을 각각 형성하는 단계;

(b) 전체 구조 상부에 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극을 덮도록 반사 방지막을 도포하는 단계;

(c) 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 상부가 노출되도록 식각공정을 실시하여 상기 반사 방지막을 식각하는 단계;

(d) 상기 NMOS 영역만 오픈되는 마스크를 이용한 n⁺이온 주입 공정을 실시하여 상기 (c) 단계에서 노출되는 상기 NMOS 게이트 전극에 n⁺이온을 주입시키는 단계; 및

(e) 상기 반사 방지막을 제거한 후 소오스/드레인 이온주입 공정을 실시하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 반사 방지막은 스핀 온 코팅방식을 이용하여 2000 내지 10000Å의 두께로 도포하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 (c) 단계에서 상기 식각공정은 식각 마스크없이 블랭켓 또는 에치백 방식으로 실시하되, 상기 NMOS 게이트 전극 또는 상기 PMOS 게이트 전극이 상부로부터 100 내지 500Å 정도 노출되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.