KR20030051045A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, NMOS 게이트 전극의 도핑 효율을 높이기 위해 이루어지는 전처리 이온 주입 공정을 소오스/드레인 영역 형성후에 실시함으로써 NMOS와 PMOS 간의 바이어스 문제가 완전히 제거될 수 있으며, NMOS 게이트 전극의 채널링 문제 또한 완전히 제거할 수 있는 반도체 소자의 제조 방법을 제시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, CMOS(Complementary Metal-Oxide-Semiconductor) 소자의 듀얼 게이트 형성 방법에 관한 것이다.
반도체 소자를 구동시키기 위한 회로는 일반적으로 트랜지스터(Transistor)로 구성되는 스위칭 소자, 캐패시터 및 저항 등으로 구성되어 있다. 회로 중의 논리 게이트(Logic Gate)소자로는 NMOS(N-Type MOS)와 PMOS(P-Type) 트랜지스터를 동일 반도체 기판 상에 함께 구성한 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터가 단일의 NMOS나 PMOS 트랜지스터에 비해 보다 많이 사용되어지는 추세이다.
이러한, 이유는 출력 논리 레벨, 파워 소모(Power Dissipation), 천이 타임(Transition Time), 또는 프리 차아지 특성 등이 상대적으로 우수하기 때문이다. 통상적으로, CMOS 트랜지스터는 P형 벌크(P-Type Bulk) 상에 고농도 N형 소오스/드레인(n+ Source/Drain)영역과 채널 상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 NMOS 트랜지스터와, N형 벌크(N-Type Bulk) 상에 고농도 P형 소오스/드레인(p+ source/drain) 영역과 채널 상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 PMOS 트랜지스터로 형성된다.
최근, 서브 미크론 디자인 룰(Sub Micron Design Rule)을 사용하여 CMOS 트랜지스터를 제조하는 경우에, NMOS와 PMOS 트랜지스터 각각의 신뢰성을 개선하기위해 LDD(Lightly Doped Drain) 접합(Junction)을 형성한다. 또한, NMOS의 게이트 전극 재질로서 n+ 도프드 폴리실리콘(Doped Polysilicon)을 사용하고, PMOS의 게이트 전극 재질로서 p+ 도프트 폴리실리콘을 사용하고 있다. 이는, NMOS와 PMOS 트랜지스터의 채널을 모두 표면 채널(Surface Channel)로써 형성시켜 단채널 영향(Short Channel Effect)을 개선하기 위해서이다.
도 1a 내지 도 1c는 종래 기술에 따른 CMOS 소자의 듀얼 게이트 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, P형 반도체 기판(10)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 게이트 산화막(14)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(16)을 형성한다. 이어서, NMOS 영역이 오픈(Open) 되도록 PMOS 영역에 포토레지스트 패턴(18)을 형성한 후 이 포토레지스트 패턴(18)을 이용한 'n+' 이온 주입 공정(이하, '전처리 이온 주입 공정'이라 함)을 실시하여 NMOS 영역의 폴리실리콘층(16)을 이온 도핑 시킨다.
도 1c를 참조하면, 소정의 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(16) 및 게이트 산화막(14)을 순차적으로 패터닝하여 NMOS 영역에는 NMOS 게이트 전극(20)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(22)을 형성한다.
상기에서 설명한 바와 같이, NMOS 영역의 NMOS 게이트 전극의 도핑 효율을 높이기 위해 NMOS 게이트 전극을 형성하기 위한 패터닝 공정의 전처리 공정으로 NMOS 영역의 폴리실리콘층에만 'n+' 이온(예를 들면, 인)을 이용한 전처리 이온 주입 공정을 실시한다. 이후, 소오스/드레인 이온 주입 공정을 PMOS 영역과 NMOS 영역에 대해 각각 실시하여 NMOS 게이트 전극, PMOS 게이트 전극 및 소오스/드레인 영역이 형성될 영역에 이온을 주입시킨다.
이와 같이, NMOS 게이트 전극에만 전처리 이온 주입 공정을 실시하는 공정은 여러가지 문제점을 발생시킨다.
첫째, 게이트 전극을 형성하기 위한 패터닝공정시 NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수(Critical Demension; CD)가 서로 달라지는 문제가 발생한다. 이는, NMOS 게이트 전극에 'N+' 이온을 미리 주입함에 따라 이온이 주입되지 않은 PMOS 게이트 전극보다 NMOS 게이트 전극이 식각율(Etch Rate)이 높아지기 때문이다. 이와 같이, NMOS 게이트 전극의 식각율이 높아짐에 따라 PMOS 게이트 전극의 임계치수(P-CD)보다 NMOS 게이트 전극의 임계치수(N-CD)가 작아지고, 또한 프로파일(Profile)도 작아진다. 일반적으로, NMOS 게이트 전극의 임계치수(N-CD)는 0.152㎛가 되고, PMOS 게이트 전극의 임계치수(P-CD)는 0.160㎛가 된다.
둘째, 후속 이온 주입 공정시 NMOS 소자에서 채널링(Channeling) 현상이 발생하는 문제가 발생한다. 이는, NMOS 게이트 전극의 전처리 이온 주입 공정시 NMOS 게이트 전극의 그레인 크기(Grain Size)가 커지게 되기 때문이다. 또한, NMOS 게이트 전극과 PMOS 게이트 전극의 임계치수가 서로 다르게 프로파일되면, 후속 공정 및 소자 마진(Margin) 확보에 큰 영향을 주게 된다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, NMOS 게이트 전극의 도핑 효율을 높이기 위해 이루어지는 전처리 이온 주입 공정을 소오스/드레인 영역 형성후에 실시함으로써 NMOS와 PMOS 간의 바이어스 문제가 완전히 제거될 수 있으며, NMOS 게이트 전극의 채널링 문제 또한 완전히 제거할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2m은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 게이트 산화막 16, 106 : 폴리실리콘층
20, 110 : NMOS 게이트 전극 22, 112 : PMSO 게이트 전극
116, 120 : 저농도 접합영역 122 : 스페이서
126, 130 : 고농도 접합영역
18, 108, 114, 118, 124, 128, 132 : 포토레지스트 패턴
상술한 목적을 달성하기 위해 본 발명은 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계; 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계; 상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계; 및 상기 NMOS 게이트 전극의 상부 면을 오픈시킨 후 전처리 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극을 이온 도핑시키는 단계로 이루어지는 것을특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 CMOS 소자의 듀얼 게이트 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 2a를 참조하면, P형 반도체 기판(100)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 인(phosphorous)을 주입하여 N-웰(N-Well)을 형성한다.
도 2b 및 도 2c를 참조하면, 전체 구조 상부에 게이트 산화막(104)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘층(106)을 형성한다. 이어서, 게이트 전극 패턴용 포토레지스트 패턴(108)을 형성한 후 이 포토레지스트 패턴(108)을 이용한 식각공정을 실시하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(112)을 형성한다.
도 2d를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(114)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(114)을 이용한 'n-' 이온 주입 공정을실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(116)을 형성한다.
도 2e를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(118)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(118)을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(120)을 형성한다.
도 2f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(122)을 형성한다.
도 2g를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(124)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴(124)을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(126)을 형성한다.
도 2h를 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(128)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴(128)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(130)을 형성한다.
이로써, NMOS 영역의 P-웰에는 저농도 접합영역(116) 및 고농도 접합영역(126)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(120) 및 고농도 접합영역(130)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
도 2i 및 도 2j를 참조하면, NMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(132)을 PMOS 영역에만 형성한 후 전체 구조 상부에 최소한 1㎛ 이상의 두께로 포토레지스트(134)를 전면 도포(Coating)한다. 이로써, NMOS 영역에는 포토레지스트(134)가 도포되어 단층 구조로 형성되는데 반해, PMOS 영역에는 포토레지스트 패턴(132)과 포토레지스트(134)로 이루어진 적층 구조로 형성된다.
도 2k를 참조하면, 전체 구조 상부에 에치 백(Etch Back) 공정을 실시하여 NMOS 게이트 전극(110)의 상부 면을 오픈(Open) 시킨다. 이때, 에치 백 공정의 타겟(Taget)은 8200 내지 8400Å로 하되, NMOS 게이트 전극(110)의 상부 면이 오픈될 정도로 하여 설정한다. 또한, 챔버의 압력을 500 내지 800mTorr로 유지하는 상태에서 파워를 800 내지 1000W로 인가하고, CHF3, CF4, O2및 Ar 가스를 각각 30 내지 60sccm, 60 내지 90sccm, 20 내지 40sccm 및 500 내지 800sccm으로 유입시켜 실시한다. 이로써, NMOS 게이트 전극(110)의 상부 면은 오픈되는데 반해, PMOS 게이트 전극(112)의 상부 면은 오픈(Open)되지 않는다. 이는 도 2j에 도시된 바와 같이, NMOS 영역에는 단층의 포토레지스트(134)가 형성되는데 반해, PMOS 영역에는 포토레지스트 패턴(132)과 포토레지스트(134)의 적층으로 형성되기 때문이다.
도 2l을 참조하면, NMOS 영역에 'n+' 이온을 이용한 전처리 이온 주입 공정을 실시하여 NMOS 게이트 전극(110)을 'n+' 이온으로 도핑시킨 후 소정의 열처리 공정을 실시하여 도핑된 이온들을 활성화 시킨다.
도 2m을 참조하면, 전체 구조 상부에 코발트(Co) 또는 티타늄(Ti)으로 이루어진 금속층(도시하지 않음)을 증착한 후 열처리 공정을 실시하여 NMOS 영역과 PMOS 영역의 고농도 접합영역(126 및 130)과 게이트 전극(110 및 112) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(136)를 형성한다.
본 발명은 NMOS 게이트 전극의 도핑 효율을 높이기 위해 이루어지는 전처리 이온 주입 공정을 소오스/드레인 영역 형성후에 실시함으로써 NMOS와 PMOS 간의 바이어스 문제가 완전히 제거될 수 있으며, NMOS 게이트 전극의 채널링 문제 또한 완전히 제거할 수 있다.
또한, 본 발명은 NMOS 및 PMOS 게이트 전극의 패터닝 공정을 안정화시킴으로써 공정 마진 확대 및 소자 특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판을 NMOS 영역과 PMOS 영역으로 분리하기 위한 소자 분리막을 형성하는 단계;
    상기 NMOS 영역과 상기 PMOS 영역에 NMOS 게이트 전극 및 PMOS 게이트 전극을 형성하는 단계;
    상기 NMOS 영역과 상기 PMOS 영역에 NMOS 소오스/드레인 영역 및 PMOS 소오스/드레인 영역을 형성하는 단계; 및
    상기 NMOS 게이트 전극의 상부 면을 오픈시킨 후 전처리 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극을 이온 도핑시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 NMOS 게이트 전극은 상기 NMOS 영역이 오픈되도록 상기 PMOS 영역에만 제 1 포토레지스트를 형성하고, 전체 구조 상부에 제 2 포토레지스트를 형성한 후 에치 백 공정을 실시하여 상기 오픈되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 포토레지스트는 최소한 1㎛의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 에치백 공정은 챔버의 압력을 500 내지 800mTorr로 유지하는 상태에서 파워를 800 내지 1000W로 인가하고, CHF3, CF4, O2및 Ar 가스를 각각 30 내지 60sccm, 60 내지 90sccm, 20 내지 40sccm 및 500 내지 800sccm으로 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 에치백 공정은 8200 내지 8400Å의 식각 타겟으로 실시하는 것을 특징으로 하는 하는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 에치백 공정은 상기 NMOS 게이트 전극의 상부 면이 오픈되도록 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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