KR100418855B1 - 반도체소자의 듀얼게이트 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 듀얼게이트 제조방법에 관한 것으로, 특히 저전압영역과 고전압영역의 반도체기판의 노출 횟수 차이에 의해 불순물 농도가 달라지는 것을 제1게이트산화막 제거 전에, 제1게이트산화막을 제거하기 위한 감광막을 마스크로 하여 저전압영역에 불순물 이온을 주입하여 보충함으로써 반도체소자 형성 후 반도체기판의 채널에 불순물 농도를 균일하게 하는 것을 특징으로 하여 반도체소자의 특성과 신뢰성을 향상시킬 수 있는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
Description
본 발명은 반도체소자의 듀얼게이트 제조방법에 관한 것으로, 보다 상세하게는 저전압영역과 고전압영역의 반도체기판의 노출 횟수 차이에 의해 불순물 농도가 달라지는 것을 제1게이트산화막 제거 전에, 제1게이트산화막을 제거하기 위한 감광막을 마스크로 하여 저전압영역에 불순물 이온을 주입하여 보충함으로써 반도체기판의 채널에 불순물 농도가 균일하게 되도록 하는 반도체소자의 듀얼게이트 제조방법에 관한 것이다.
일반적으로, 모스형전계효과 트랜지스터는 반도체기판에 필드산화막을 형성한 후에 그 전면에 게이트산화막 및 폴리실리콘층을 활성영역에 형성하고서 마스킹식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트 전극의 측면부분에 있는 반도체기판에 이온을 주입하여 소오스/드레인 영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.
이러한 트랜지스터에서 게이트 산화막을 상부와 하부 사이를 전기적으로 차단하는 절단역할을 하게 되는 것으로서, 반도체소자에서 전기적으로 전압이 높은 고전압영역과 전압이 낮은 저전압영역이 동시에 사용되는 게이트산화막을 같는 트랜지스터에서는 고전압영역의 게이트산화막의 두께는 두껍게 형성하고, 저전압영역에서는 게이트산화막의 두께를 얇게 형성하여 전기적으로 절연이 적절하게 이루어지도록 구성되어져 있다.
도 1a 내지 도 1d는 종래 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(10)에 저전압영역 및 고전압영역으로구분되도록 필드산화막(20)을 형성한 후 저전압영역과 고전압영역 각각에 P-WELL과 N-WELL이 형성하여 필드산화막(20)으로 구분한다.
그리고, 상기 결과물 상에 제1게이트산화막(30)을 적층한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제1게이트산화막(30) 상에서 고전압영역에만 감광막(40)을 적층한 후에 건식식각으로 저전압영역의 제1게이트산화막(30)을 제거한다.
그리고, 도 1c에 도시된 바와 같이, 상기 감광막(40)을 제거한 후, 결과물 전체에 제2게이트산화막(50)을 증착한다.
계속하여, 도 1d에 도시된 바와 같이, 상기 제2게이트산화막(50) 상에 폴리실리콘층을 적층한 후, 마스킹식각으로 저전압영역 및 고전압영역의 P-WELL과 N-WELL에 각각 PMOS와 NMOS게이트(60)를 형성한 후 그 측면부에 이온을 주입하여 소오스/드레인(70)을 형성한다.
그런데, 상기한 종래의 반도체소자의 듀얼게이트 제조방법을 이용하게 되면, 고전압영역의 반도체기판은 대기에 한번 노출이 되는 반면에 저전압영역의 반도체기판은 두번 노출되어 P-WELL과 N-WELL에 형성된 PMOS와 NMOS게이트 사이의 채널 지역에 주입된 이온이 확산되면서 저전압영역과 고전압영역의 반도체기판 불순물 농도가 불균일해져 문턱전압의 차이가 커지는 문제점이 있었다.
또한, 상기 저전압영역의 제1게이트산화막을 건식식각으로 제거함에 있어서, 반도체기판에 손상을 가하여 반도체소자의 전기적인 특성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 저전압영역과 고전압영역의 반도체기판의 노출 횟수 차이에 의해 불순물 농도가 달라지는 것을 제1게이트산화막 제거 전에, 제1게이트산화막을 제거하기 위한 감광막을 마스크로 하여 저전압영역에 불순물 이온을 주입하여 보충함으로써 반도체기판의 채널에 불순물 농도가 균일하게 되도록 하는 것이 목적이다.
또한, 상기 제1게이트산화막을 습식식각으로 제거함으로써 반도체기판에 손상이 가는 것을 방지하는 것이 목적이다.
도 1a 내지 도 1d는 종래 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 필드산화막
120 : 제1게이트산화막 130 : 감광막
140 : 불순물 이온 150 : 제2게이트산화막
160 : PMOS/NMOS 게이트 170 : 소오스/드레인
상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 고전압영역에 적용되는 두께를 갖는 제1게이트산화막을 적층하는 단계와; 상기 고전압영역 상부에 감광막을 적층하여 마스크로 사용하여 저전압영역에 불순물 이온 주입을 실시한 후 식각으로 저전압영역의 제1게이트산화막을 제거하는 단계와; 상기 감광막을 제거한 후에 상기 결과물 전체에 제2게이트산화막을 적층하는 단계와; 상기 제2게이트산화막 상에 게이트박막을 적층한 후에 마스킹식각으로 저전압영역과 고전압영역의 P-WELL, N-WELL에 각각 게이트전극을 형성하는 단계와; 상기 게이트전극 측면에 이온 주입하여 소오스 및 드레인을 형성함으로써 듀얼게이트를 형성하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 듀얼게이트 제조방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(100)에 저전압영역 및 고전압영역으로 구분되도록 필드산화막(110)을 형성한 후 저전압영역과 고전압영역 각각에 P-WELL과 N-WELL이 형성하여 필드산화막(110)으로 구분한다.
그리고, 상기 결과물 상부 전체에 고전압영역에 적용되는 두께를 갖는 제1게이트산화막(120)을 적층한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제1게이트산화막(120) 상에서 고전압영역에만 감광막(130)을 적층한 후 마스크로 사용하여 저전압영역에 불순물 이온(140) 주입을 실시한다. 이때, 상기 저전압영역에 불순물 이온 주입 시, 15∼25㎸로 Boron을 주입하거나 35∼45㎸로 BF2를 주입을 실시한다.
그리고, 도 2c에 도시된 바와 같이, 상기 감광막(130)을 다시 마스크로 하여 습식식각으로 저전압영역의 제1게이트산화막(120)을 제거하며, 식각 용액으로 BOE용액 또는 HF용액을 사용한다.
이때, 상기 저전압영역의 제1게이트산화막(120) 제거 시, 습식식각으로 제거하기 때문에 하부 반도체기판(100)의 손상을 막을 수 있다.
그리고, 도 2d에 도시된 바와 같이, 상기 감광막(130)을 제거한 후, 결과물상부 전체에 저전압영역에 적용되는 두께를 갖는 제2게이트산화막(150)을 증착한다.
계속하여, 도 2e에 도시된 바와 같이, 상기 제2게이트산화막(150) 상에 폴리실리콘층을 적층한 후, 마스킹식각으로 저전압영역 및 고전압영역의 P-WELL과 N-WELL에 각각 PMOS와 NMOS게이트(160)를 형성한 후 그 측면부에 이온을 주입하여 소오스/드레인(170)을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 제조방법을 이용하게 되면, 저전압영역과 고전압영역의 반도체기판의 노출 횟수 차이에 의해 불순물 농도가 달라지는 것을 제1게이트산화막 제거 전에, 제1게이트산화막을 제거하기 위한 감광막을 마스크로 하여 저전압영역에 불순물 이온을 주입하여 보충함으로써 반도체기판의 채널에 불순물 농도가 균일하게 되어 반도체소자의 특성저하를 막을 수 있을 뿐만 아니라 식각으로 인한 반도체기판의 손상을 방지하도록 하는 반도체소자의 듀얼게이트 제조방법에 관한 것이다.
Claims (4)
- 반도체기판 상에 고전압영역에 적용되는 두께를 갖는 제1게이트산화막을 적층하는 단계와;상기 고전압영역 상부에 감광막을 적층하여 마스크로 사용하여 저전압영역에 불순물 이온 주입을 실시한 후 식각으로 저전압영역의 제1게이트산화막을 제거하는 단계와;상기 감광막을 제거한 후에 상기 결과물 전체에 제2게이트산화막을 적층하는 단계와;상기 제2게이트산화막 상에 게이트박막을 적층한 후에 마스킹식각으로 저전압영역과 고전압영역의 P-WELL, N-WELL에 각각 게이트전극을 형성하는 단계와;상기 게이트전극 측면에 이온 주입하여 소오스 및 드레인을 형성함으로써 듀얼게이트를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 저전압영역에 불순물 이온 주입 시, 15∼25㎸로 Boron을 주입하거나 35∼45㎸로 BF2를 주입하는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 제1게이트산화막 제거 시, BOE용액 또는 HF용액을 사용하여 습식식각하는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
- 제 1항에 있어서, 상기 게이트 박막은 N도핑된 폴리실리콘과 텅스텐실리사이드로 이루어진 이중구조인 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
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