KR100571400B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 기판 위에 이온을 주입하여 웰을 형성하는 단계, 반도체 기판 위에 필드 산화막을 형성하는 단계, 반도체 기판 위에 게이트 산화막을 형성하는 단계, 게이트 산화막 위에 제1 폴리 실리콘층을 형성하는 단계, 제1 폴리 실리콘층 위에 절연막을 형성하는 단계, 절연막 위에 제2 폴리 실리콘층을 형성하는 단계, 제1 및 제2 폴리 실리콘층과 게이트 산화막 및 절연막을 패터닝하여 예비 게이트 패턴 및 예비 커패시터 패턴을 형성하는 단계, 예비 게이트 패턴 및 예비 커패시터 패턴을 습식 식각하여 절연막을 돌출시키는 단계, 절연막을 마스크로 하여 이온을 주입하는 단계, 패터닝된 절연막의 폭이 게이트 전극 및 제1 커패시터 전극의 폭과 동일하게 되도록 절연막의 돌출된 부분을 제거하는 단계, 그리고 게이트 전극 위에 형성된 절연막과 보조 게이트 전극을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
접합 영역, 트랜지스터

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래의 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 아날로그 CMOS의 소스 및 드레인 영역을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 트랜지스터는 채널 형성에 따라 NMOS, PMOS 및 CMOS로 구분된다.
NMOS는 n채널을 형성하고, PMOS는 p채널을 형성한다. 그리고 CMOS(complementary metal oxide silicon) 는 NMOS 및 PMOS를 포함하는 것으로서, n채널과 p채널을 형성한다.
그러면, 도 1a 내지 도 1d를 참고로 하여 CMOS 제조 방법을 설명한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조 공정을 단계별로 도시한 단 면도이다.
우선, 도 1a에 도시한 바와 같이, 반도체 기판(1) 위에 이온을 주입하여 웰(well)(2)을 형성하고, 필드 산화막(3)을 형성한다.
이때, 웰(2)은 반도체 기판(1)에 주입하는 이온의 종류에 따라 p-웰과 n-웰로 구분되는데, p-웰은 NMOS를 형성할 경우 반도체 기판에 형성하고, n-웰은 PMOS를 형성할 경우 반도체 기판에 형성한다.
그 다음, 도 1b에 도시한 바와 같이, 반도체 기판(1) 위에 게이트 산화막(4)을 형성하고, 필드 산화막(3) 및 게이트 산화막(4) 위에 제1 폴리 실리콘을 적층하여 사진 식각 공정을 통하여 아날로그 CMOS 커패시터의 제1 커패시터 전극(5b) 및 게이트 전극(5a)을 형성한다.
그런 다음. 도 1c에 도시한 바와 같이, 제1 커패시터 전극(5b) 위에 오엔오(oxide nitride oxide)(6) 절연막을 형성하고, 그 위에 제2 커패시터 전극(7b)을 형성한다. 그리고 게이트 전극(5a)을 마스크로 삼아 반도체 기판(1)에 불순물 이온을 저농도로 주입한다.
그 다음, 도 1d에 도시한 바와 같이, 게이트 전극(5a) 및 제1 및 제2 커패시터 전극(5b, 7b) 측벽에 절연막 스페이서(10a, 10b)를 형성한다. 이어, 게이트 전극(5a) 및 절연막 스페이서(10a, 10b)를 마스크로 삼아 반도체 기판(1) 위에 불순물 이온을 고농도로 주입하여 소스(8a) 및 드레인(8b) 접합 영역 및 저농도 도핑 드레인 접합 영역(low doped drain, LDD)(9a, 9b)을 형성한다.
여기서, 저농도 도핑 드레인 접합 영역(9a, 9b)은 소스 영역(8a)과 채널 영 역 및 드레인 영역(8b)을 명확히 구분함으로써 누설 전류 및 박막 트랜지스터의 신뢰성, 그리고 문턱 전압의 제어 등의 역할을 한다.
이와 같이, 종래의 저농도 도핑 드레인 접합 영역(9a, 9b)과 소스 및 드레인 접합 영역(8a, 8b)을 형성하기 위해서는 2회의 이온 주입을 해야 한다.
따라서, 본 발명은 반도체 소자의 제조 공정을 단순화 할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 이온을 주입하여 웰을 형성하는 단계, 상기 반도체 기판 위에 필드 산화막을 형성하는 단계, 상기 반도체 기판 위에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 위에 제1 폴리 실리콘층을 형성하는 단계, 상기 제1 폴리 실리콘층 위에 절연막을 형성하는 단계, 상기 절연막 위에 제2 폴리 실리콘층을 형성하는 단계, 상기 제1 및 제2 폴리 실리콘층과 상기 게이트 산화막 및 상기 절연막을 패터닝하여 예비 게이트 패턴 및 예비 커패시터 패턴을 형성하는 단계, 상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출시키는 단계, 상기 절연막을 마스크로 하여 이온을 주입하는 단계, 상기 패터닝된 절연막의 폭이 상기 게이트 전극 및 상기 제1 커패시터 전극의 폭과 동일하게 되도록 상기 절연막의 돌출된 부분을 제거하는 단계, 그리고 상기 게이트 전극 위에 형성된 상기 절연막과 상기 보조 게이트 전극을 제거하는 단계를 포함한다.
상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출하는 단계에서 상기 습식 식각은 상기 제1 및 제2 폴리 실리콘층에 대한 식각률이 상기 절연막에 대한 식각률에 비하여 큰 식각제를 사용하는 것이 바람직하다.
상기 절연막의 돌출 부분은 메가 소닉을 포함한 크리닝 공정으로 제거하는 것이 바람직하다.
상기 절연막은 산화막과 나이트라이드 및 산화막이 연속 증착하여 형성하는 것이 바람직하다.
상기 절연막은 150~200Å의 두께로 형성하는 것이 바람직하다.
상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출하는 단계에서 게이트 전극 및 제1 커패시터 전극과 보조 게이트 전극 및 제2 커패시터 전극을 형성하는 것이 바람직하다.
상기 절연막을 마스크로 하여 이온을 주입하는 단계에서 저농도 도핑 드레인 접합 영역과 소스 및 드레인 접합 영역을 형성하는 것이 바람직하다.
상기 저농도 도핑 드레인 접합 영역의 깊이는 상기 절연막의 두께에 대응하는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
우선, 도 2a에 도시한 바와 같이, 반도체 기판(1) 위에 이온을 주입하여 웰(well)(2)을 형성하고, 필드 산화막(3)을 형성한다.
이때, 웰(2)은 반도체 기판(1)에 주입하는 이온의 종류에 따라 p-웰과 n-웰로 구분되는데, p-웰은 NMOS를 형성할 경우 반도체 기판에 형성하고, n-웰은 PMOS를 형성할 경우 반도체 기판에 형성한다.
그 다음, 도 2b에 도시한 바와 같이, 반도체 기판(1) 위에 게이트 산화막(4)을 형성한 다음, 필드 산화막(3) 및 게이트 산화막(4) 위에 제1 폴리 실리콘층(5)을 적층한다. 이어, 제1 폴리 실리콘층(5) 위에 오엔오 절연막(6)과 제2 폴리 실리콘층(7)을 순차적으로 형성한다. 여기서, 오엔오 절연막(6)은 산화막(oxide), 나이트라이드막(nitride) 및 산화막을 시간 지연없이 적층하여 형성한 것이다.
그 다음, 도 2c에 도시한 바와 같이, 게이트 산화막(4), 제1 및 제2 폴리 실리콘층(5, 7), 그리고 오엔오 절연막(6)을 사진 식각하여 반도체 기판(1) 및 필드 산화막(3) 위에 예비 게이트 패턴(20) 및 예비 커패시터 패턴(21)을 형성한다.
그 다음, 도 2d에 도시한 바와 같이, 예비 게이트 패턴(20) 및 예비 커패시터 패턴(21)을 습식 식각하여 오엔오 절연막(6)이 돌출시킨다.
이때, 오엔오 절연막(6)의 돌출은 제1 및 제2 폴리 실리콘층(5, 7)에 대한 식각률이 오엔오 절연막(6)에 대한 식각률에 비하여 큰 식각제를 사용함으로써 이루어진다.
여기서, 게이트 전극(5a) 및 제1 커패시터 전극(5b)은 제1 폴리 실리콘층(5) 을 식각하여 형성한 것이고, 보조 게이트 전극(7a) 및 제2 커패시터 전극(7b)은 제2 폴리 실리콘층(7)을 식각하여 형성한 것이다.
그런 다음, 오엔오 절연막(6)을 마스크로 하여 반도체 기판(1) 위에 불순물 이온을 고농도로 주입한다. 이에 따라, 소스 및 드레인 접합 영역(8a, 8b)과 저농도 도핑 드레인 접합 영역(9a, 9b)이 동시에 형성된다.
여기서, 게이트 전극(5a) 아래 부분에는 채널 영역이 형성되고, 채널 영역을 제외한 오엔오 절연막(6)의 아래 영역에는 저농도 도핑 드레인 접합 영역(9a, 9b)이 형성된다.
이와 같이, 형성된 저농도 도핑 드레인 접합 영역(9a, 9b)은 얕게 형성되며, 소스 영역과 채널 영역 및 드레인 영역을 명확히 구분함으로써 누설 전류 및 박막 트랜지스터의 신뢰성, 그리고 문턱 전압의 제어 등의 역할을 한다.
저농도 도핑 드레인 접합 영역(9a, 9b)의 깊이는 오엔오 절연막(6)의 두께에 대응한다. 오엔오 절연막(6)의 두께는 150~200Å으로 한다.
한편, 오엔오 절연막(6)의 아래 영역을 제외한 반도체 기판(1)에는 불순물 이온이 고농도로 주입되어 소스 및 드레인 접합 영역(8a, 8b)이 형성된다.
그 다음, 도 2e에 도시한 바와 같이, 메가 소닉(megasonic)을 포함한 크리닝 공정을 통하여 오엔오 절연막(6)의 돌출된 부분을 제거하여 오엔오 절연막(6)의 폭이 게이트 전극(5a)과 제1 및 제2 커패시터 전극(5b, 7b)의 폭과 일치하게 한다. 이어, 게이트 전극(5a) 위에 형성된 오엔오 절연막(6)과 보조 게이트 전극(7a)을 제거한다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
본 발명에 따르면 오엔오 절연막을 마스크로 삼아 1회 이온 주입을 함으로써 소스 및 드레인 접합 영역과 저농도 도핑 드레인 접합 영역을 동시에 형성할 수 있다. 이에 따라 공정 단계를 줄일 수 있어 반도체 소자의 수율을 높이고, 원가를 절감 할 수 있다.

Claims (8)

  1. 반도체 기판 위에 이온을 주입하여 웰을 형성하는 단계,
    상기 반도체 기판 위에 필드 산화막을 형성하는 단계,
    상기 반도체 기판 위에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 위에 제1 폴리 실리콘층을 형성하는 단계,
    상기 제1 폴리 실리콘층 위에 절연막을 형성하는 단계,
    상기 절연막 위에 제2 폴리 실리콘층을 형성하는 단계,
    상기 제1 및 제2 폴리 실리콘층과 상기 게이트 산화막 및 상기 절연막을 패터닝하여 예비 게이트 패턴 및 예비 커패시터 패턴을 형성하는 단계,
    상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출시키는 단계,
    상기 절연막을 마스크로 하여 이온을 주입하는 단계,
    상기 패터닝된 절연막의 폭이 상기 게이트 전극 및 상기 제1 커패시터 전극의 폭과 동일하게 되도록 상기 절연막의 돌출된 부분을 제거하는 단계, 및
    상기 게이트 전극 위에 형성된 상기 절연막과 상기 보조 게이트 전극을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출하는 단계에서 상기 습식 식각은 상기 제1 및 제2 폴리 실리콘층에 대한 식각률이 상기 절연막에 대한 식각률에 비하여 큰 식각제를 사용하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 절연막의 돌출 부분은 메가 소닉을 포함한 크리닝 공정으로 제거하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 절연막은 산화막과 나이트라이드 및 산화막이 연속 증착하여 형성하는반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 절연막은 150~200Å의 두께로 형성하는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 예비 게이트 패턴 및 상기 예비 커패시터 패턴을 습식 식각하여 상기절연막을 돌출하는 단계에서 게이트 전극 및 제1 커패시터 전극과 보조 게이트 전극 및 제2 커패시터 전극을 형성하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 절연막을 마스크로 하여 이온을 주입하는 단계에서 저농도 도핑 드레인 접합 영역과 소스 및 드레인 접합 영역을 형성하는 반도체 소자의 제조 방법.
  8. 제6항에서,
    상기 저농도 도핑 드레인 접합 영역의 깊이는 상기 절연막의 두께에 대응하는 반도체 소자의 제조 방법.
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