KR100358174B1 - 반도체장치의소오스및드레인형성방법 - Google Patents

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Abstract

본 발명은 소오스 및 드레인 영역의 식각 손상으로 인한 접합 누설전류 및 콘택 저항을 보다 용이하게 감소시킬 수 있으며, 소오스 및 드레인의 깊이를 보다 얕게 형성할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판 상에 NMOS트랜지스터 및 PMOS 트랜지스터 각각의 게이트 전극을 형성하는 단계; 상기 NMOS트랜지스터 및 상기 PMOS 트랜지스터의 게이트 전극 양단의 상기 기판 내에 이온을 주입하여 제1 소오스/드레인 영역을 각각 형성하는 단계; 상기 제1 소오스/드레인 영역이 형성된 전체 구조 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계; 노출된 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 NMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계; 노출된 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 PMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계; 및 상기 제1 및 제2 소오스/드레인 영역이 활성화되도록 제1 급속열처리 공정을 실시하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.

Description

반도체 장치의 소오스 및 드레인 형성 방법{METHOD FOR FORMING SOURCE AND DRAIN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 층간절연막을 과도식각하는 과정에서 소오스 및 드레인 영역이 손상됨으로 인한 접합 누설전류 및 콘택 저항을 감소시키고, 소오스 및 드레인 영역의 깊이를 얕게 형성할 수 있는 반도체 장치 제조 방법에 관한 것이다.
종래의 반도체 장치 제조 공정은 게이트 전극을 형성하고 소오스 및 드레인을 이루는 불순물 도핑영역을 반도체 기판 내에 형성한 다음, 층간절연막을 형성하고 층간절연막을 선택적으로 식각하여 불순물 도핑영역을 노출시키는 콘택홀을 형성한 후 금속배선을 형성하는 일련의 과정으로 이루어진다.
LDD(lightly doped drain) 구조를 갖는 트랜지스터의 제조 공정을 예로 들어 종래의 반도체 장치 제조 방법을 보다 상세히 설명한다.
반도체 기판 상에 게이트 전극을 형성한 후 게이트 전극을 이온주입 마스크로하여 1차 이온주입 공정을 실시해서 저농도 소오스 및 드레인 영역을 형성하고, 게이트 전극 측벽에 스페이서(spacer)를 형성한다. 다음으로, 게이트 전극 및 스페이서를 이온주입 마스크로하여 2차 이온주입 공정을 실시해서 고농도 소오스 및 드레인 영역을 형성하고, 활성화(activation)를 위하여 고온 열처리 공정을 진행한다.
이어서, 평탄화를 위하여 반도체 기판 상에 층간절연막을 형성하고, 층간절연막을 선택적으로 식각하여 소오스 및 드레인 영역을 노출시키는 콘택홀을 형성한 후, 전체 구조 상에 금속막을 증착하여 콘택홀을 통하여 금속막이 반도체 기판과 연결되도록 한다. 이어서, 금속막을 선택적으로 식각하여 금속배선을 형성한다.
전술한 바와 같이 이루어지는 종래 기술에서는 고농도 소오스 및 드레인 영역 형성을 위한 이온주입 공정을 실시하고 후속으로 고온 열처리 공정을 진행하므로 인하여 소오스 및 드레인의 도핑 프로파일(doping profile)을 정확하게 조절하는 것이 어렵다. 이에 따라, 얕은 접합(shallow)을 용이하게 형성하지 못하는 단점이 있다.
또한, 소오스 및 드레인 영역의 형성이 완료된 후 층간절연막을 형성하고, 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는데, 이때 층간절연막을 과도식각하는 과정에서 소오스 및 드레인 영역의 손상이 발생한다. 소오스 및 드레인이 얕을 경우에는 소오스 및 드레인 영역의 손상으로 접합 누설전류가 증가하고, 콘택 저항이 증가하여 소자의 특성이 저하되는 문제점이 있다.
접합 누설전류 및 콘택 저항을 감소시키기 위하여 플러그 이온주입(plug implantation) 공정과 열처리 공정이 추가적으로 진행되는데, 서로 다른 도전형의 소오스 및 드레인 영역을 갖는 NMOS 및 PMOS로 구성된 CMOS 제조 공정에서는 이온주입 마스크 형성 공정, 이온주입 공정, 이온주입 마스크 제거 공정, 열처리 공정 등과 같은 여러 단계의 공정이 추가되어야 하므로 제조 과정이 복잡해지는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소오스 및 드레인 영역의 식각 손상으로 인한 접합 누설전류 및 콘택 저항을 보다 용이하게 감소시킬 수 있으며, 소오스 및 드레인의 깊이를 보다 얕게 형성할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도3은 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11: 소자분리막
12: 게이트 전극 13A, 13B: 저농도 소오스 및 드레인 영역
14: 절연막 스페이서 15: 층간절연막
16A, 16B: 고농도 소오스 및 드레인 영역
20: 감광막 패턴
상기 목적을 달성하기 위해 본 발명은 기판 상에 NMOS트랜지스터 및 PMOS 트랜지스터 각각의 게이트 전극을 형성하는 단계; 상기 NMOS트랜지스터 및 상기 PMOS 트랜지스터의 게이트 전극 양단의 상기 기판 내에 이온을 주입하여 제1 소오스/드레인 영역을 각각 형성하는 단계; 상기 제1 소오스/드레인 영역이 형성된 전체 구조 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계; 노출된 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 NMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계; 노출된 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 PMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계; 및 상기 제1 및 제2 소오스/드레인 영역이 활성화되도록 제1 급속열처리 공정을 실시하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명은 게이트 전극을 형성하고, 저농도의 소오스 및 드레인 영역을 형성한 다음, 층간절연막을 형성하고 선택적으로 식각하여 소오스 및 드레인 영역을 노출시키는 콘택홀을 형성한 후 고농도의 소오스 및 드레인 영역 형성을 위한 이온주입 공정을 실시하고, 급속열처리하여 층간절연막 식각에 의한 소오스 및 드레인 영역의 손상을 보상함과 동시에 얕은 접합을 형성할 수 있는 반도체 장치 제조 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도1 내지 도3을 참조하여 설명한다.
먼저, 도1에 도시한 바와 같이 소자분리막(11) 형성이 완료된 반도체 기판(10) 상에 NMOS 및 PMOS 트랜지스터 각각의 게이트 전극(12)을 형성하고, 이온주입 공정을 실시하여 게이트 전극(12) 양단의 반도체 기판(10) 내에 저농도 소오스 및 드레인 영역(13A, 13B)을 형성한다. 이어서, 게이트 전극(12)의 측벽에 절연막 스페이서(13)를 형성한다. 상기 절연막 스페이서(13) 형성 공정은 생략이 가능하다.
다음으로, 도2에 도시한 바와 같이 평탄화를 위하여 전체 구조 상에 층간절연막(15)을 형성하고, 층간절연막(15)을 선택적으로 제거하여 NMOS 트랜지스터의 저농도 소오스 및 드레인 영역(13A)을 노출시키는 금속배선용 콘택홀을 형성하고, 노출된 저농도 소오스 및 드레인 영역(13A)에 이온을 주입하여 고농도 소오스 및 드레인 영역(16A)을 형성한다. 이어서, 1000℃ 이하의 온도에서 60초가 넘지 않는 시간 동안 급속열처리(rapid thermal annealing, RTP) 공정을 실시한다.
도면에 도시되지 않았지만, 상기 콘택홀 형성 후, NMOS 트랜지스터의 저농도소오스 및 드레인 영역(13A)을 노출시키는 식각마스크를 형성하고, 이온주입 공정 후 식각마스크를 제거하기도 한다.
다음으로, 도3에 도시한 바와 같이 PMOS 트랜지스터의 저농도 소오스 및 드레인 영역(13B) 상의 층간절연막(15) 부분을 노출시키는 감광막 패턴(20)을 형성하고, 감광막 패턴(20)을 식각마스크로 층간절연막(15)을 선택적으로 식각하여 PMOS 트랜지스터의 저농도 소오스 및 드레인 영역(13B)을 노출시키는 금속배선용 콘택홀 형성한 후, 감광막 패턴(20)을 이온주입마스크로 이온주입 공정을 실시하여, PMOS 트랜지스터의 고농도 소오스 및 드레인 영역(16B)을 형성한다.
이어서, 감광막 패턴(20)을 제거하고 소오스 및 드레인의 활성화를 위하여 1000 ℃ 이하의 온도에서 60초가 넘지 않는 시간 동안 급속열처리 공정을 실시한다.
상기 급속열처리 공정 후, 상기 콘택홀 내에 플러그(plug)를 형성하고, 이온을 주입한 후, 급속열처리 공정을 실시하기도 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 콘택홀 형성을 위한 과도식각으로 소오스및 드레인 영역이 손상되어 발생하는 접합누설 및 콘택저항을 비교적 용이한 방법으로 감소시킬 수 있다. 또한, 고온 공정 없이 급속열처리 공정만으로 소오스 및 드레인을 활성화시키기 때문에 얕은 깊이의 소오스 및 드레인을 형성하는 것이 가능하다.

Claims (4)

  1. 기판 상에 NMOS트랜지스터 및 PMOS 트랜지스터 각각의 게이트 전극을 형성하는 단계;
    상기 NMOS트랜지스터 및 상기 PMOS 트랜지스터의 게이트 전극 양단의 상기 기판 내에 이온을 주입하여 제1 소오스/드레인 영역을 각각 형성하는 단계;
    상기 제1 소오스/드레인 영역이 형성된 전체 구조 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 제거하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제1 콘택홀을 형성하는 단계;
    노출된 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 NMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 NMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계;
    상기 층간절연막을 선택적으로 제거하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계;
    노출된 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역에 이온을 주입하여 상기 PMOS 트랜지스터의 제1 소오스/드레인 영역보다 고농도를 가지는 상기 PMOS 트랜지스터의 제2 소오스/드레인 영역을 형성하는 단계; 및
    상기 제1 및 제2 소오스/드레인 영역이 활성화되도록 제1 급속열처리 공정을 실시하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 소오스/드레인 영역을 각각 형성한 후, 제2 급속열처리 공정을 실시하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 소오스/드레인 영역을 각각 형성한 후, 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 제1 및 제2 급속열처리 공정은 1000℃ 이하의 온도에서 60초가 넘지 않는 시간 동안 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
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