JPH06204245A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH06204245A JPH06204245A JP108293A JP108293A JPH06204245A JP H06204245 A JPH06204245 A JP H06204245A JP 108293 A JP108293 A JP 108293A JP 108293 A JP108293 A JP 108293A JP H06204245 A JPH06204245 A JP H06204245A
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Abstract
(57)【要約】
【構成】半導体基板上に形成されたＭＯＳ型構造トラン
ジスタに於てソース及びドレイン上に絶縁膜が形成され
ており、絶縁膜には前記ソースまたはドレインと他素子
と接続するためのコンタクトホールが形成されており、
前記コンタクトホール下の前記ソースまたはドレイン領
域中には前記ソース及びドレインと同一導電型の濃い不
純物領域が形成されている。 【効果】従来のＭＯＳ型構造の高電圧印加可能なトラン
ジスタに比べ飛躍的に微細化することが出来る。また、
ゲート電極や素子分離絶縁膜からソース、ドレインより
濃い不純物領域を離すことが可能であり、そのため微細
化し、なおかつ高電圧印加可能なトランジスタを作るこ
とが可能となる。更にソース、ドレインより濃い不純物
領域の形成時に層間絶縁膜などをマスクとして自己整合
法にて不純物を打ち込むことが出来るので、工程数を削
減することが可能である。
ジスタに於てソース及びドレイン上に絶縁膜が形成され
ており、絶縁膜には前記ソースまたはドレインと他素子
と接続するためのコンタクトホールが形成されており、
前記コンタクトホール下の前記ソースまたはドレイン領
域中には前記ソース及びドレインと同一導電型の濃い不
純物領域が形成されている。 【効果】従来のＭＯＳ型構造の高電圧印加可能なトラン
ジスタに比べ飛躍的に微細化することが出来る。また、
ゲート電極や素子分離絶縁膜からソース、ドレインより
濃い不純物領域を離すことが可能であり、そのため微細
化し、なおかつ高電圧印加可能なトランジスタを作るこ
とが可能となる。更にソース、ドレインより濃い不純物
領域の形成時に層間絶縁膜などをマスクとして自己整合
法にて不純物を打ち込むことが出来るので、工程数を削
減することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型構造トランジ
スターの構造及び製造方法に関し、特に高電圧印加（５
Ｖ以上）用のＭＯＳ型構造トランジスター構造及び製造
方法に関する。
スターの構造及び製造方法に関し、特に高電圧印加（５
Ｖ以上）用のＭＯＳ型構造トランジスター構造及び製造
方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型構造トランジスタの構造
は図４のようであった。シリコン基板４０１、ゲート酸
化膜４０２、素子分離用絶縁膜４０３、ゲート電極４０
４、Ｎ型第一不純物領域４０５、前記Ｎ型第一不純物領
域４０５より濃い不純物領域４０６により形成されてい
る。また、高電圧（５Ｖ以上）で動作させるＭＯＳ型ト
ランジスタの場合にソース及びドレインの前記Ｎ型第１
不純物領域４０５の長さは、長くとる必要があり、例え
ば１５Ｖで動作させる場合前記ゲート電極４０４から前
記Ｎ型第１不純物領域４０５より濃い不純物領域４０６
までの距離が１．５μｍ以上必要である。次に従来のＭ
ＯＳ型構造トランジスタの製造方法のＮチャネルトラン
ジスターの場合の説明をする。
は図４のようであった。シリコン基板４０１、ゲート酸
化膜４０２、素子分離用絶縁膜４０３、ゲート電極４０
４、Ｎ型第一不純物領域４０５、前記Ｎ型第一不純物領
域４０５より濃い不純物領域４０６により形成されてい
る。また、高電圧（５Ｖ以上）で動作させるＭＯＳ型ト
ランジスタの場合にソース及びドレインの前記Ｎ型第１
不純物領域４０５の長さは、長くとる必要があり、例え
ば１５Ｖで動作させる場合前記ゲート電極４０４から前
記Ｎ型第１不純物領域４０５より濃い不純物領域４０６
までの距離が１．５μｍ以上必要である。次に従来のＭ
ＯＳ型構造トランジスタの製造方法のＮチャネルトラン
ジスターの場合の説明をする。
【０００３】まず、図２（ａ）の如く半導体基板２０１
（ボロンを不純物として含むＰ型基板シリコンウエハ
ー）を用いる。比抵抗２０オーム・センチメートル程度
が適当であろう。前記半導体基板２０１上に素子分離用
絶縁膜２０３を例えばＬＯＣＯＳ法により約６０００オ
ングストローム形成する。そしてゲート酸化膜２０２を
形成する。例えば１０００℃の乾燥酸化雰囲気中で熱酸
化させ約３００オングストローム形成する。その後前記
ゲート酸化膜２０２上にＣＶＤ法により、シランガスを
６２０℃で熱分解して例えば３０μｍの膜厚で多結晶シ
リコン膜を形成する。次にフォトリソグラフィ法により
ポジレジスト層を用いてパターン形成後、異方性エッチ
ング法を用いて前記多結晶シリコン膜を所望のパターン
に加工し、ＭＯＳ型トランジスターのゲート電極２０４
を形成する。
（ボロンを不純物として含むＰ型基板シリコンウエハ
ー）を用いる。比抵抗２０オーム・センチメートル程度
が適当であろう。前記半導体基板２０１上に素子分離用
絶縁膜２０３を例えばＬＯＣＯＳ法により約６０００オ
ングストローム形成する。そしてゲート酸化膜２０２を
形成する。例えば１０００℃の乾燥酸化雰囲気中で熱酸
化させ約３００オングストローム形成する。その後前記
ゲート酸化膜２０２上にＣＶＤ法により、シランガスを
６２０℃で熱分解して例えば３０μｍの膜厚で多結晶シ
リコン膜を形成する。次にフォトリソグラフィ法により
ポジレジスト層を用いてパターン形成後、異方性エッチ
ング法を用いて前記多結晶シリコン膜を所望のパターン
に加工し、ＭＯＳ型トランジスターのゲート電極２０４
を形成する。
【０００４】次に図２（ｂ）図の如く、イオン注入法に
より、Ｎ型の不純物である燐叉は砒素を加速電圧６０Ｋ
ｅｖで１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2注入
し、前記半導体基板２０１にＮ型第１不純物領域２０５
を形成する。
より、Ｎ型の不純物である燐叉は砒素を加速電圧６０Ｋ
ｅｖで１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2注入
し、前記半導体基板２０１にＮ型第１不純物領域２０５
を形成する。
【０００５】次に図２（ｃ）の如く、ゲート電極から
１．５μｍ大きくレジストマスク２０７を形成する。次
にイオン打ち込み法により、前記Ｎ型第１不純物領域２
０５よりも濃いＮ型の不純物である燐叉は砒素を加速電
圧８０Ｋｅｖで１×１０15〜１×１０16ａｔｏｍｓ／ｃ
ｍ2打ち込む。そして前記レジストマスクを剥ぐ。
１．５μｍ大きくレジストマスク２０７を形成する。次
にイオン打ち込み法により、前記Ｎ型第１不純物領域２
０５よりも濃いＮ型の不純物である燐叉は砒素を加速電
圧８０Ｋｅｖで１×１０15〜１×１０16ａｔｏｍｓ／ｃ
ｍ2打ち込む。そして前記レジストマスクを剥ぐ。
【０００６】次に図２（ｄ）の如く、ＣＶＤ法により層
間絶縁膜２１０を形成する。次にコンタクトホール２０
８をフォトリソグラフィー及びエッチング法により形成
する。
間絶縁膜２１０を形成する。次にコンタクトホール２０
８をフォトリソグラフィー及びエッチング法により形成
する。
【０００７】次に図２（ｅ）の如く、他の素子と結ぶた
めの配線２１１を形成する。前記配線２１１としては、
アルミニウムをスパッタ法により形成するのが一般的で
ある。
めの配線２１１を形成する。前記配線２１１としては、
アルミニウムをスパッタ法により形成するのが一般的で
ある。
【０００８】以上が従来の技術による製造方法であっ
た。
た。
【０００９】
【発明が解決しようとする課題】しかし、従来技術の半
導体装置では、高電圧印加用に例えば、１５Ｖの耐圧を
有するトランジスタを作る場合、Ｎ型第１不純物領域２
０５は１．５μｍ、ゲート電極１．５μｍ、併せて３．
０μｍと長く必要であるため、ソース、ドレイン間の寄
生抵抗が高くなり、動作時のドレインとソース間の電流
値は小さいものであった。さらに高電圧印可能なトラン
ジスタを作るためには前記第１Ｎ型不純物領域２０５を
長く必要とする。そのため微細化をはかり、なおかつ高
電圧印加可能なＭＯＳ型トランジスタを得るのは非常に
困難である。
導体装置では、高電圧印加用に例えば、１５Ｖの耐圧を
有するトランジスタを作る場合、Ｎ型第１不純物領域２
０５は１．５μｍ、ゲート電極１．５μｍ、併せて３．
０μｍと長く必要であるため、ソース、ドレイン間の寄
生抵抗が高くなり、動作時のドレインとソース間の電流
値は小さいものであった。さらに高電圧印可能なトラン
ジスタを作るためには前記第１Ｎ型不純物領域２０５を
長く必要とする。そのため微細化をはかり、なおかつ高
電圧印加可能なＭＯＳ型トランジスタを得るのは非常に
困難である。
【００１０】また、前述の従来技術の半導体装置の製造
方法では、高濃度の不純物を打ち込むときに、レジスト
マスクなどで薄い不純物領域を確保する。そのためにゲ
ート電極及び酸化膜などをマスクとした自己整合法で打
ち込むことができないので工程数が多くなる。以上のよ
うな問題を有する。
方法では、高濃度の不純物を打ち込むときに、レジスト
マスクなどで薄い不純物領域を確保する。そのためにゲ
ート電極及び酸化膜などをマスクとした自己整合法で打
ち込むことができないので工程数が多くなる。以上のよ
うな問題を有する。
【００１１】そこで本発明は以上の様な問題点を解決す
るもので、その目的とするところは微細化可能でありか
つ高電圧印加可能な半導体装置を提供するところにあ
る。
るもので、その目的とするところは微細化可能でありか
つ高電圧印加可能な半導体装置を提供するところにあ
る。
【００１２】また、従来より工程数の少ない高電圧印加
用の半導体装置の製造方法を提供するところにある。
用の半導体装置の製造方法を提供するところにある。
【００１３】
【課題を解決するための手段】半導体基板上に形成され
たＭＯＳ型構造トランジスタに於てソース及びドレイン
上に絶縁膜が形成されており、前記絶縁膜には前記ソー
スまたはドレインと他素子と接続するためのコンタクト
ホールが形成されており、前記コンタクトホール下の前
記ソースまたはドレイン領域中には前記ソース及びドレ
インと同一導電型であり、かつ前記ソース及びドレイン
よりも濃度の濃い不純物領域が形成されていることを特
徴とする。
たＭＯＳ型構造トランジスタに於てソース及びドレイン
上に絶縁膜が形成されており、前記絶縁膜には前記ソー
スまたはドレインと他素子と接続するためのコンタクト
ホールが形成されており、前記コンタクトホール下の前
記ソースまたはドレイン領域中には前記ソース及びドレ
インと同一導電型であり、かつ前記ソース及びドレイン
よりも濃度の濃い不純物領域が形成されていることを特
徴とする。
【００１４】半導体基板上に形成されたＭＯＳ型構造ト
ランジスタに於て、ソース及びドレイン上に絶縁膜が形
成されており、前記絶縁膜には前記ソースまたはドレイ
ンと他素子と接続するためのコンタクトホールが形成さ
れており、前記コンタクトホール下の前記ソースまたは
ドレイン領域中には前記ソース及びドレインと同一導電
型の濃い不純物領域が形成されており、かつ前記濃い不
純物領域は前記ソース及びドレインよりも浅いことを特
徴とする。
ランジスタに於て、ソース及びドレイン上に絶縁膜が形
成されており、前記絶縁膜には前記ソースまたはドレイ
ンと他素子と接続するためのコンタクトホールが形成さ
れており、前記コンタクトホール下の前記ソースまたは
ドレイン領域中には前記ソース及びドレインと同一導電
型の濃い不純物領域が形成されており、かつ前記濃い不
純物領域は前記ソース及びドレインよりも浅いことを特
徴とする。
【００１５】半導体基板上に形成されたＭＯＳ型構造の
トランジスタの製造方法において、素子分離用絶縁膜を
形成する工程、ゲート酸化膜を形成する工程、ゲート電
極を形成する工程、ソース、ドレインを形成する工程、
層間絶縁膜を形成する工程、前記層間絶縁膜にコンタク
トホールを形成する工程、前記コンタクトホール部から
前記ソース及びドレインと同一導電型であり、かつ前記
ソース、ドレインよりも濃い不純物を注入する工程から
成ることを特徴とする。
トランジスタの製造方法において、素子分離用絶縁膜を
形成する工程、ゲート酸化膜を形成する工程、ゲート電
極を形成する工程、ソース、ドレインを形成する工程、
層間絶縁膜を形成する工程、前記層間絶縁膜にコンタク
トホールを形成する工程、前記コンタクトホール部から
前記ソース及びドレインと同一導電型であり、かつ前記
ソース、ドレインよりも濃い不純物を注入する工程から
成ることを特徴とする。
【００１６】
【実施例】図３は本発明の半導体装置の断面図である。
半導体基板上に形成されたＭＯＳ型構造のトランジスタ
においてソース及びドレインと同一導電型の濃い不純物
領域がコンタクトの下部のみ形成されていて、シリコン
基板３０１、ゲート酸化膜３０２，素子分離絶縁膜３０
３、ゲート電極３０４、Ｎ型第１不純物領域３０５、前
記Ｎ型第１不純物領域より濃い不純物領域３０６、コン
タクトホール３０８、層間絶縁膜３１０、ＡＬ配線３１
１から構成されている。
半導体基板上に形成されたＭＯＳ型構造のトランジスタ
においてソース及びドレインと同一導電型の濃い不純物
領域がコンタクトの下部のみ形成されていて、シリコン
基板３０１、ゲート酸化膜３０２，素子分離絶縁膜３０
３、ゲート電極３０４、Ｎ型第１不純物領域３０５、前
記Ｎ型第１不純物領域より濃い不純物領域３０６、コン
タクトホール３０８、層間絶縁膜３１０、ＡＬ配線３１
１から構成されている。
【００１７】図１（ａ）から図１（ｅ）は、本発明の１
実施例に於ける製造工程ごとの主要断面図である。尚、
実施例の全図に於て、同一の機能を有するものには、同
一の符号を付け、その繰り返しの説明は省略する。ま
た、本実施例は説明の都合上Ｎｃｈトランジスタのもの
とする。
実施例に於ける製造工程ごとの主要断面図である。尚、
実施例の全図に於て、同一の機能を有するものには、同
一の符号を付け、その繰り返しの説明は省略する。ま
た、本実施例は説明の都合上Ｎｃｈトランジスタのもの
とする。
【００１８】以下図１（ａ）から図１（ｅ）の工程断面
図により本発明の半導体装置の製造方法を詳細に説明す
る。
図により本発明の半導体装置の製造方法を詳細に説明す
る。
【００１９】図１（ａ）図より、ボロンを不純物として
含むＰ型基板シリコンウエハー１０１を用いる。比抵抗
２０オーム．センチメートル程度が適当であろう。前記
１０１に素子分離用絶縁膜１０３を例えばＬＯＣＯＳ法
により約６０００オングストローム形成する。次に、前
記素子分離用絶縁膜１０３を形成後、ゲート酸化膜１０
２を１０００℃の乾燥酸化雰囲気中で熱酸化させ形成す
る。例えばの３００オングストローム程度が適当であろ
う。その後前記ゲート酸化膜１０２上にＣＶＤ法によ
り、シランガスを６２０℃で熱分解して３０ｎｍの膜厚
で多結晶シリコン膜を形成する。次にフォトリソグラフ
ィ法によりポジレジスト層を用いてパターン形成後、異
方性エッチング法により前記多結晶シリコンを所望のパ
ターンに加工し、ＭＯＳトランジスターのゲート電極１
０４を形成する。
含むＰ型基板シリコンウエハー１０１を用いる。比抵抗
２０オーム．センチメートル程度が適当であろう。前記
１０１に素子分離用絶縁膜１０３を例えばＬＯＣＯＳ法
により約６０００オングストローム形成する。次に、前
記素子分離用絶縁膜１０３を形成後、ゲート酸化膜１０
２を１０００℃の乾燥酸化雰囲気中で熱酸化させ形成す
る。例えばの３００オングストローム程度が適当であろ
う。その後前記ゲート酸化膜１０２上にＣＶＤ法によ
り、シランガスを６２０℃で熱分解して３０ｎｍの膜厚
で多結晶シリコン膜を形成する。次にフォトリソグラフ
ィ法によりポジレジスト層を用いてパターン形成後、異
方性エッチング法により前記多結晶シリコンを所望のパ
ターンに加工し、ＭＯＳトランジスターのゲート電極１
０４を形成する。
【００２０】次に図１（ｂ）よりイオン注入法により、
Ｎ型の不純物である燐叉は砒素を加速電圧８０Ｋｅｖで
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2注入し、前
記シリコン基板１０１に拡散層１０５を形成する。
Ｎ型の不純物である燐叉は砒素を加速電圧８０Ｋｅｖで
１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2注入し、前
記シリコン基板１０１に拡散層１０５を形成する。
【００２１】次に図１（ｃ）より、ＣＶＤ法により層間
絶縁膜１１０を形成する。次にコンタクトホール１０８
をフォトリソグラフィー及びエッチング法により形成す
る。次に図１（ｄ）よりイオン打ち込み法により、前記
Ｎ型第１不純物領域１０５よりも濃いＮ型の不純物であ
る燐叉は砒素を加速電圧８０Ｋｅｖで１×１０15〜１×
１０16ａｔｏｍｓ／ｃｍ2打ち込む。前記コンタクトホ
ール１０８上から不純物を打ち込み、自己整合法により
前記Ｎ型第１不純物領域１０５よりも濃い不純物領域１
０６を形成する。
絶縁膜１１０を形成する。次にコンタクトホール１０８
をフォトリソグラフィー及びエッチング法により形成す
る。次に図１（ｄ）よりイオン打ち込み法により、前記
Ｎ型第１不純物領域１０５よりも濃いＮ型の不純物であ
る燐叉は砒素を加速電圧８０Ｋｅｖで１×１０15〜１×
１０16ａｔｏｍｓ／ｃｍ2打ち込む。前記コンタクトホ
ール１０８上から不純物を打ち込み、自己整合法により
前記Ｎ型第１不純物領域１０５よりも濃い不純物領域１
０６を形成する。
【００２２】次に図１（ｅ）より他の素子と結ぶための
配線１１１を形成する。前記配線１１１としては、アル
ミニウムをスパッタ法により形成するのが一般的であろ
う。以上が本発明による半導体装置の製造方法である。
配線１１１を形成する。前記配線１１１としては、アル
ミニウムをスパッタ法により形成するのが一般的であろ
う。以上が本発明による半導体装置の製造方法である。
【００２３】前記Ｎ型第１不純物領域１０５を長く保つ
ために、前記Ｎ型第１純物領域より濃い領域１０６を形
成するときのフォトリソグラフィ工程においてレジスト
マスクで調整する形成方法だった従来条件に比べ、本発
明の製造方法は、層間絶縁膜をマスクとしてコンタクト
ホール上から前記Ｎ型第１不純物領域より濃い不純物を
イオン打ち込みする自己整合法なので、工程が短縮でき
る。
ために、前記Ｎ型第１純物領域より濃い領域１０６を形
成するときのフォトリソグラフィ工程においてレジスト
マスクで調整する形成方法だった従来条件に比べ、本発
明の製造方法は、層間絶縁膜をマスクとしてコンタクト
ホール上から前記Ｎ型第１不純物領域より濃い不純物を
イオン打ち込みする自己整合法なので、工程が短縮でき
る。
【００２４】また、従来のＭＯＳ型トランジスタに高電
圧を印加する場合、（たとえば１５Ｖを印加する場合）
ゲート電極のチャネル長が１．５μｍ、片側の薄い不純
物領域が１．５μｍであり、チャネル長と薄い不純物領
域を足した長さは３．０μｍである。そのために微細化
は困難であった。しかし本発明のトランジスタの場合、
チャネル長１．５μｍであり、特別にマスクでオフセッ
トを形成する必要もない。従って従来技術の寸法の２分
の１以下の寸法ですむ。ソース、ドレイン間耐圧（特に
トランジスタがオフ状態の耐圧）は前記ゲート電極１０
４直下や前記素子分離用絶縁膜１０３の端で落ちる。そ
のためできるだけ前記Ｎ型第１不純物領域１０５を長く
とり、前記Ｎ型第１不純物領域１０５より濃い不純物領
域１０６をゲート電極１０４や素子分離絶縁膜１０３か
ら距離を離すのが望ましい。本発明なら前記コンタクト
ホール部１０８のみから前記Ｎ型第１不純物領域１０５
よりも濃い不純物が打ち込まれるため、前記ゲート電極
１０４や前記素子分離絶縁膜１０３から前記Ｎ型第１不
純物領域１０５より濃い不純物領域１０６を離すことが
可能である。そのため微細化した上に高いソース、ドレ
イン間耐圧と高い電流駆動能力が得られるＭＯＳ型構造
トランジスタを作ることが可能となる。
圧を印加する場合、（たとえば１５Ｖを印加する場合）
ゲート電極のチャネル長が１．５μｍ、片側の薄い不純
物領域が１．５μｍであり、チャネル長と薄い不純物領
域を足した長さは３．０μｍである。そのために微細化
は困難であった。しかし本発明のトランジスタの場合、
チャネル長１．５μｍであり、特別にマスクでオフセッ
トを形成する必要もない。従って従来技術の寸法の２分
の１以下の寸法ですむ。ソース、ドレイン間耐圧（特に
トランジスタがオフ状態の耐圧）は前記ゲート電極１０
４直下や前記素子分離用絶縁膜１０３の端で落ちる。そ
のためできるだけ前記Ｎ型第１不純物領域１０５を長く
とり、前記Ｎ型第１不純物領域１０５より濃い不純物領
域１０６をゲート電極１０４や素子分離絶縁膜１０３か
ら距離を離すのが望ましい。本発明なら前記コンタクト
ホール部１０８のみから前記Ｎ型第１不純物領域１０５
よりも濃い不純物が打ち込まれるため、前記ゲート電極
１０４や前記素子分離絶縁膜１０３から前記Ｎ型第１不
純物領域１０５より濃い不純物領域１０６を離すことが
可能である。そのため微細化した上に高いソース、ドレ
イン間耐圧と高い電流駆動能力が得られるＭＯＳ型構造
トランジスタを作ることが可能となる。
【００２５】また、図５は別の実施例を示す。製造方法
は図１（ｂ）までは同様に形成する。次に前記Ｎ型第１
不純物領域を形成するためにＮ型の不純物である燐また
は砒素を加速電圧１４０Ｋｅｖで１×１０13〜１×１０
14ａｔｏｍｓ／ｃｍ2注入し、その後は図１（ｄ），図
１（ｅ）と同様である。この構造の場合、前記Ｎ型第１
不純物領域５０５が前記Ｎ型第１不純物領５０５より濃
い不純物領域５０６を完全に覆う形状なのでトランジス
タがＯＮした状態の時の耐圧のいっそうの向上がはかれ
る。
は図１（ｂ）までは同様に形成する。次に前記Ｎ型第１
不純物領域を形成するためにＮ型の不純物である燐また
は砒素を加速電圧１４０Ｋｅｖで１×１０13〜１×１０
14ａｔｏｍｓ／ｃｍ2注入し、その後は図１（ｄ），図
１（ｅ）と同様である。この構造の場合、前記Ｎ型第１
不純物領域５０５が前記Ｎ型第１不純物領５０５より濃
い不純物領域５０６を完全に覆う形状なのでトランジス
タがＯＮした状態の時の耐圧のいっそうの向上がはかれ
る。
【００２６】
【発明の効果】以上述べたように本発明によれば、ＭＯ
Ｓ型構造トランジスタにおいて、ソース、ドレインより
濃い不純物打ち込みをコンタクトホール上からすること
により、薄い不純物領域が十分に保つことができ、ゲー
ト電極や素子分離絶縁膜から濃い不純物領域を離すこと
が可能になる。そのため下記に列挙する効果が得られ
る。
Ｓ型構造トランジスタにおいて、ソース、ドレインより
濃い不純物打ち込みをコンタクトホール上からすること
により、薄い不純物領域が十分に保つことができ、ゲー
ト電極や素子分離絶縁膜から濃い不純物領域を離すこと
が可能になる。そのため下記に列挙する効果が得られ
る。
【００２７】１．トランジスタが微細化できる。
【００２８】２．トランジスタがオフ状態の耐圧が上昇
する。
する。
【００２９】３．トランジスタの薄い不純物領域を短く
できるため、高い電流駆動能力を得ることができる。
できるため、高い電流駆動能力を得ることができる。
【００３０】４．トランジスタがオフ状態の耐圧を上げ
るために薄い不純物領域を長くする必要がないので濃い
不純物を打ち込むときにマスクを使わず、層間絶縁膜な
どをマスクとした自己整合法にて打ち込むことが出来る
ために工程数が減るという効果を有する。
るために薄い不純物領域を長くする必要がないので濃い
不純物を打ち込むときにマスクを使わず、層間絶縁膜な
どをマスクとした自己整合法にて打ち込むことが出来る
ために工程数が減るという効果を有する。
【００３１】５．前記別の実施例で示すように薄い不純
物領域が濃い不純物領域を十分に覆う形状であるため、
トランジスタがＯＮした状態の時の耐圧のいっそうの向
上がはかれる。
物領域が濃い不純物領域を十分に覆う形状であるため、
トランジスタがＯＮした状態の時の耐圧のいっそうの向
上がはかれる。
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図である。
程順に説明するための主要断面図である。
【図２】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図である。
るための主要断面図である。
【図３】本発明の半導体装置の実施例を示す主要断面図
である。
である。
【図４】従来の半導体装置を示す主要断面図である。
【図５】本発明の半導体装置の別の実施例を示す主要断
面図である。
面図である。
１０１ ，２０１ , ３０１ ，４０１ ，５０１ シリ
コン基板 １０２ ，２０２ , ３０２ ，４０２ ，５０２ ゲー
ト酸化膜 １０３ ，２０３ ，３０３ ，４０３ ，５０３ 素子
分離絶縁膜 １０５ ，２０５ ，３０５ ，４０５ ，５０５ Ｎ型
第１不純物領域 １０６ ，２０６ , ３０６ , ４０６ ，５０６ Ｎ型
第１不純物領域より濃い不純物領域 １０７ ，２０７ フォ
トレジスト １０８ ，２０８ ，３０８ ，４０８ ，５０８ コン
タクトホール １１０ ，２１０ ，３１０ ，４１０ ，５１０ 層間
絶縁膜 １１１ ，２１１ ，３１１ ，４１１ ，５１１ 配線
コン基板 １０２ ，２０２ , ３０２ ，４０２ ，５０２ ゲー
ト酸化膜 １０３ ，２０３ ，３０３ ，４０３ ，５０３ 素子
分離絶縁膜 １０５ ，２０５ ，３０５ ，４０５ ，５０５ Ｎ型
第１不純物領域 １０６ ，２０６ , ３０６ , ４０６ ，５０６ Ｎ型
第１不純物領域より濃い不純物領域 １０７ ，２０７ フォ
トレジスト １０８ ，２０８ ，３０８ ，４０８ ，５０８ コン
タクトホール １１０ ，２１０ ，３１０ ，４１０ ，５１０ 層間
絶縁膜 １１１ ，２１１ ，３１１ ，４１１ ，５１１ 配線
Claims (3)
- 【請求項１】半導体基板上に形成されたＭＯＳ型構造ト
ランジスタに於てソース及びドレイン上に絶縁膜が形成
されており、前記絶縁膜には前記ソースまたはドレイン
と他素子と接続するためのコンタクトホールが形成され
ており、前記コンタクトホール下の前記ソースまたはド
レイン領域中には前記ソース及びドレインと同一導電型
であり、かつ前記ソース及びドレインよりも濃度の濃い
不純物領域が形成されていることを特徴とする半導体装
置。 - 【請求項２】半導体基板上に形成されたＭＯＳ型構造ト
ランジスタに於て、ソース及びドレイン上に絶縁膜が形
成されており、前記絶縁膜には前記ソースまたはドレイ
ンと他素子と接続するためのコンタクトホールが形成さ
れており、前記コンタクトホール下の前記ソースまたは
ドレイン領域中には前記ソース及びドレインと同一導電
型の濃い不純物領域が形成されており、かつ前記濃い不
純物領域は前記ソース及びドレインよりも浅いことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基板上に形成されたＭＯＳ型構造の
トランジスタの製造方法において、素子分離用絶縁膜を
形成する工程、ゲート酸化膜を形成する工程、ゲート電
極を形成する工程、ソース、ドレインを形成する工程、
層間絶縁膜を形成する工程、前記層間絶縁膜にコンタク
トホールを形成する工程、前記コンタクトホール部から
前記ソース及びドレインと同一導電型であり、かつ前記
ソース、ドレインよりも濃い不純物を注入する工程から
成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108293A JPH06204245A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108293A JPH06204245A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204245A true JPH06204245A (ja) | 1994-07-22 |
Family
ID=11491584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP108293A Pending JPH06204245A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
-
1993
- 1993-01-07 JP JP108293A patent/JPH06204245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
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