JP3174593B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/8248—Combination of bipolar and field-effect technology
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものである。更に詳細には、本発明の１実
施形態においては、単一の基板上にバイポーラと相補的
金属−酸化物−半導体（ＣＭＯＳ）装置の両方を有する
半導体装置及びその製造方法を提供するものである。
方法に関するものである。更に詳細には、本発明の１実
施形態においては、単一の基板上にバイポーラと相補的
金属−酸化物−半導体（ＣＭＯＳ）装置の両方を有する
半導体装置及びその製造方法を提供するものである。
【０００２】
【従来の技術】バイポーラ及びＣＭＯＳ装置及びそれら
の製造方法は従来公知である。最近、これら二つのタイ
プの装置を単一の基板上に設けてこれら二つのタイプの
装置の利点を同一基板上の回路内に設けることが行なわ
れている。バイポーラ装置とＣＭＯＳ装置の両方を組込
んだ回路は「ＢｉＣＭＯＳ」として知られている。Ｂｉ
ＣＭＯＳ装置は、ＣＭＯＳ装置の高い集積度及び低い電
力消費の利点とバイポーラ装置の高速動作の利点とを与
えている。一つのＢｉＣＭＯＳ装置及びその製造方法
は、米国特許第４，７６４，４８０号（Ｖｏｒａ）に記
載されている。
の製造方法は従来公知である。最近、これら二つのタイ
プの装置を単一の基板上に設けてこれら二つのタイプの
装置の利点を同一基板上の回路内に設けることが行なわ
れている。バイポーラ装置とＣＭＯＳ装置の両方を組込
んだ回路は「ＢｉＣＭＯＳ」として知られている。Ｂｉ
ＣＭＯＳ装置は、ＣＭＯＳ装置の高い集積度及び低い電
力消費の利点とバイポーラ装置の高速動作の利点とを与
えている。一つのＢｉＣＭＯＳ装置及びその製造方法
は、米国特許第４，７６４，４８０号（Ｖｏｒａ）に記
載されている。
【０００３】ある程度の成功は納めているが、ＢｉＣＭ
ＯＳ技術は、いまだに幾つかの制限を有している。例え
ば、ソース及びドレイン領域から横方向に離隔されたウ
エルタップ（ｗｅｌｌ ｔａｐ）は、しばしば、装置の
かなりの表面積を占有する。この様なウエルタップによ
って占有される空間量のために、基板上に設けることが
可能な装置及び回路の数は所望のものよりも少なくな
る。
ＯＳ技術は、いまだに幾つかの制限を有している。例え
ば、ソース及びドレイン領域から横方向に離隔されたウ
エルタップ（ｗｅｌｌ ｔａｐ）は、しばしば、装置の
かなりの表面積を占有する。この様なウエルタップによ
って占有される空間量のために、基板上に設けることが
可能な装置及び回路の数は所望のものよりも少なくな
る。
【０００４】
【発明が解決しようとする課題】上述したことから明ら
かな如く、性能が改善され且つ寸法が減少された装置を
提供するだけでなく、デバイス（装置）及び回路を配置
させるために増加した面積を有する構成を提供すること
が可能な改良されたＢｉＣＭＯＳ構成体及びその製造方
法が所望されている。
かな如く、性能が改善され且つ寸法が減少された装置を
提供するだけでなく、デバイス（装置）及び回路を配置
させるために増加した面積を有する構成を提供すること
が可能な改良されたＢｉＣＭＯＳ構成体及びその製造方
法が所望されている。
【０００５】
【課題を解決するための手段】本発明によれば、改良さ
れたＢｉＣＭＯＳ装置及びその製造方法が提供される。
本発明は、性能が改善されており、寸法が減少されてお
り、及び／又はより簡単に且つ経済的に製造することが
可能な装置を提供している。単一ポリシリコン及びシリ
サイド技術を使用して形成した自己整合型ウエルタップ
（ｗｅｌｌ ｔａｐ）は、ソース及びドレイン領域から
横方向に離隔したウエルタップ領域に対する必要性を除
去している。従来の横方向に離隔して分離されたウエル
タップは、例えば、約高々３．２ミクロンの余分の幅を
占有しており、従って、本発明は装置の集積密度におい
てウエルタップ当り３．２ミクロンの節約を与えてい
る。本ＢｉＣＭＯＳプロセスは、１４ＧＨｚのＢｉＣＭ
ＯＳプロセスに関連して使用する場合に例えば０．８ミ
クロンのゲート長のＣＭＯＳ装置を与えることが可能で
ある。本発明装置は、例えば、高性能エミッタ結合論理
（ＥＣＬ）スタンダードセル構成、メモリセル、内蔵型
メモリを有するゲートアレイ構成などと共に使用するこ
とが可能である。
れたＢｉＣＭＯＳ装置及びその製造方法が提供される。
本発明は、性能が改善されており、寸法が減少されてお
り、及び／又はより簡単に且つ経済的に製造することが
可能な装置を提供している。単一ポリシリコン及びシリ
サイド技術を使用して形成した自己整合型ウエルタップ
（ｗｅｌｌ ｔａｐ）は、ソース及びドレイン領域から
横方向に離隔したウエルタップ領域に対する必要性を除
去している。従来の横方向に離隔して分離されたウエル
タップは、例えば、約高々３．２ミクロンの余分の幅を
占有しており、従って、本発明は装置の集積密度におい
てウエルタップ当り３．２ミクロンの節約を与えてい
る。本ＢｉＣＭＯＳプロセスは、１４ＧＨｚのＢｉＣＭ
ＯＳプロセスに関連して使用する場合に例えば０．８ミ
クロンのゲート長のＣＭＯＳ装置を与えることが可能で
ある。本発明装置は、例えば、高性能エミッタ結合論理
（ＥＣＬ）スタンダードセル構成、メモリセル、内蔵型
メモリを有するゲートアレイ構成などと共に使用するこ
とが可能である。
【０００６】本発明の一実施例においては、基板内に活
性領域を形成し、次いでエピタキシャルシリコン成長、
酸化分離、及びポリシリコン付着を行なう。このポリシ
リコンを、注入し且つパターン形成してＭＯＳ及びバイ
ポーラ装置、ウエルタップ、基板タップ、局所的相互接
続体を形成する。酸化物スペーサを形成し、且つソース
−ドレイン及びベースコンタクトから選択的に除去し、
その後に、耐火性金属のコーティングを全ての構成物の
上部及び側壁上に付着形成させる。該金属を、その下側
に存在するポリシリコン及びエピタキシャルシリコンと
反応させて、分離フィールド酸化膜及びスペーサ上を除
いて、全ての箇所において低抵抗シリサイド層を形成す
る。従って、このシリサイド層は、バイポーラベース及
びＣＭＯＳソース−ドレインポリシリコンコンタクトを
エピタキシャルシリコンと電気的に接続させる。ゲート
及びエミッタポリシリコンをエピタキシャルシリコンへ
ショートさせることは該スペーサ酸化物によって防止さ
れている。ポリシリコンのソース−ドレインコンタクト
は該シリサイドによってエピタキシャルソース−ドレイ
ン領域へ接続されているので、ポリシリコンコンタクト
及びソース−ドレイン領域が同一のドーピングを有する
ことは必要ではない。更に、エピタキシャルソース−ド
レイン領域と反対側のポリシリコンコンタクトを意図的
にドーピングすることにより、ソース−ドレインエピタ
キシャル領域及びエピタキシャルタブ（ウエル）領域の
両方への電気的接続を単一の集積構成体内に形成するこ
とが可能であり、従って別体の横方向に分離されたウエ
ルタップ領域に対する必要性を除去している。
性領域を形成し、次いでエピタキシャルシリコン成長、
酸化分離、及びポリシリコン付着を行なう。このポリシ
リコンを、注入し且つパターン形成してＭＯＳ及びバイ
ポーラ装置、ウエルタップ、基板タップ、局所的相互接
続体を形成する。酸化物スペーサを形成し、且つソース
−ドレイン及びベースコンタクトから選択的に除去し、
その後に、耐火性金属のコーティングを全ての構成物の
上部及び側壁上に付着形成させる。該金属を、その下側
に存在するポリシリコン及びエピタキシャルシリコンと
反応させて、分離フィールド酸化膜及びスペーサ上を除
いて、全ての箇所において低抵抗シリサイド層を形成す
る。従って、このシリサイド層は、バイポーラベース及
びＣＭＯＳソース−ドレインポリシリコンコンタクトを
エピタキシャルシリコンと電気的に接続させる。ゲート
及びエミッタポリシリコンをエピタキシャルシリコンへ
ショートさせることは該スペーサ酸化物によって防止さ
れている。ポリシリコンのソース−ドレインコンタクト
は該シリサイドによってエピタキシャルソース−ドレイ
ン領域へ接続されているので、ポリシリコンコンタクト
及びソース−ドレイン領域が同一のドーピングを有する
ことは必要ではない。更に、エピタキシャルソース−ド
レイン領域と反対側のポリシリコンコンタクトを意図的
にドーピングすることにより、ソース−ドレインエピタ
キシャル領域及びエピタキシャルタブ（ウエル）領域の
両方への電気的接続を単一の集積構成体内に形成するこ
とが可能であり、従って別体の横方向に分離されたウエ
ルタップ領域に対する必要性を除去している。
【０００７】
【実施例】概説 図１は本発明の一実施例に基づいて構成されたＢｉＣＭ
ＯＳ装置を概略断面図で示してある。本装置は、バイポ
ーラトランジスタ２（それは、図１に示した本実施例に
おいては、ＮＰＮトランジスタである）、Ｎチャンネル
ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）４及びＰチャン
ネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）６を有して
いる。ＮＭＯＳトランジスタ４及びＰＭＯＳトランジス
タ６は、適宜、接続されてＣＭＯＳ構成８を形成してい
る。これらのデバイス（装置）は、基板１０上に形成さ
れており、該基板１０は、好適には、単結晶本体１０ａ
とエピタキシャル層１１とを有している。図１に示した
実施例においては、該基板は約１×１０１３乃至１×１
０１５原子数／ｃｃの間のドーパント濃度を有するＰ基
板である。
ＯＳ装置を概略断面図で示してある。本装置は、バイポ
ーラトランジスタ２（それは、図１に示した本実施例に
おいては、ＮＰＮトランジスタである）、Ｎチャンネル
ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）４及びＰチャン
ネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）６を有して
いる。ＮＭＯＳトランジスタ４及びＰＭＯＳトランジス
タ６は、適宜、接続されてＣＭＯＳ構成８を形成してい
る。これらのデバイス（装置）は、基板１０上に形成さ
れており、該基板１０は、好適には、単結晶本体１０ａ
とエピタキシャル層１１とを有している。図１に示した
実施例においては、該基板は約１×１０１３乃至１×１
０１５原子数／ｃｃの間のドーパント濃度を有するＰ基
板である。
【０００８】ほとんどの実施例においては、ＮＭＯＳト
ランジスタ４は、Ｐ＋タブ乃至はウエル１２内に形成さ
れ、且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はウエ
ル１４内に形成される。好適実施例においては、Ｎウエ
ル１４は、約１×１０１６乃至１×１０１７原子数／ｃ
ｃの間の濃度へドープされており、且つＰ＋ウエル１２
は約５×１０１６乃至１×１０１８原子数／ｃｃの間の
濃度へドープされているが、本発明の技術的範囲を逸脱
することなしに広範囲のドーパント濃度を使用すること
が可能である。ウエル１２及び１４は、相補的な導電型
の装置を単一の基板上に形成することを可能としてい
る。
ランジスタ４は、Ｐ＋タブ乃至はウエル１２内に形成さ
れ、且つＰＭＯＳトランジスタ６はＮ＋タブ乃至はウエ
ル１４内に形成される。好適実施例においては、Ｎウエ
ル１４は、約１×１０１６乃至１×１０１７原子数／ｃ
ｃの間の濃度へドープされており、且つＰ＋ウエル１２
は約５×１０１６乃至１×１０１８原子数／ｃｃの間の
濃度へドープされているが、本発明の技術的範囲を逸脱
することなしに広範囲のドーパント濃度を使用すること
が可能である。ウエル１２及び１４は、相補的な導電型
の装置を単一の基板上に形成することを可能としてい
る。
【０００９】ＮＰＮトランジスタ２は、高度にドープし
た埋め込み層１６とコレクタシンク１７とが設けられて
おり、それらは一体になって、コレクタコンタクト２０
とＰ型ベース１８の下側のコレクタ１６ａとの間に低抵
抗接続領域を与えている。好適実施例においては、埋め
込み層１６及びシンク１７は、約１×１０１８乃至１×
１０２０原子数／ｃｃの間の濃度へドープされている。
コレクタ１６ａは、ベース領域１８と埋め込み層１６と
の間に形成されたより軽度にドープしたＮ型である。エ
ミッタ領域２７ａは、エミッタコンタクト２７から下側
に存在するエピタキシャル層１１内へ拡散される。理解
すべきことであるが、当業者は、エミッタコンタクト２
７のことをエミッタと呼ぶことがある。ここにおいては
これらの間に特に意味の違いがあることを意図している
ものではない。
た埋め込み層１６とコレクタシンク１７とが設けられて
おり、それらは一体になって、コレクタコンタクト２０
とＰ型ベース１８の下側のコレクタ１６ａとの間に低抵
抗接続領域を与えている。好適実施例においては、埋め
込み層１６及びシンク１７は、約１×１０１８乃至１×
１０２０原子数／ｃｃの間の濃度へドープされている。
コレクタ１６ａは、ベース領域１８と埋め込み層１６と
の間に形成されたより軽度にドープしたＮ型である。エ
ミッタ領域２７ａは、エミッタコンタクト２７から下側
に存在するエピタキシャル層１１内へ拡散される。理解
すべきことであるが、当業者は、エミッタコンタクト２
７のことをエミッタと呼ぶことがある。ここにおいては
これらの間に特に意味の違いがあることを意図している
ものではない。
【００１０】ＮＭＯＳ及びＰＭＯＳデバイス４，６は、
基板１０のエピタキシャル層１１内に形成された領域を
有している。Ｎドープ領域２０ａ，２０ｂは、チャンネ
ル領域２０ｅによって分離されたＮＭＯＳ装置のソース
及びドレイン領域を形成している。Ｐドープ領域２０
ｄ，２０ｃは、チャンネル領域２０ｆによって分離され
たＰＭＯＳ装置のソース及びドレイン領域を形成してい
る。ＮＭＯＳドレイン２０ｂに隣接したエピタキシャル
領域２１は、Ｐ型領域であり、従ってウエルタップ３２
とＮＭＯＳウエル１２との間に経路を形成している。
基板１０のエピタキシャル層１１内に形成された領域を
有している。Ｎドープ領域２０ａ，２０ｂは、チャンネ
ル領域２０ｅによって分離されたＮＭＯＳ装置のソース
及びドレイン領域を形成している。Ｐドープ領域２０
ｄ，２０ｃは、チャンネル領域２０ｆによって分離され
たＰＭＯＳ装置のソース及びドレイン領域を形成してい
る。ＮＭＯＳドレイン２０ｂに隣接したエピタキシャル
領域２１は、Ｐ型領域であり、従ってウエルタップ３２
とＮＭＯＳウエル１２との間に経路を形成している。
【００１１】Ｐ＋チャンネルストップ１９は、ＮＰＮト
ランジスタと隣接する装置との間に設けられており、埋
め込み層１６と隣接装置とを短絡させるような軽度にド
ープした基板の表面反転を防止している。ＮＭＯＳトラ
ンジスタ４とＰＭＯＳトランジスタ６との間、シンク１
７とベース１８との間、ＮＰＮトランジスタとＮＭＯＳ
トランジスタとの間及び図１に示したトランジスタと隣
接するトランジスタとの間において、酸化物分離領域２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが装置分離のた
めにそれぞれ設けられている。本構成体の上から見た場
合に、これらの酸化物分離領域は、互いに連結して活性
装置区域の周りに環状バンドを形成している。
ランジスタと隣接する装置との間に設けられており、埋
め込み層１６と隣接装置とを短絡させるような軽度にド
ープした基板の表面反転を防止している。ＮＭＯＳトラ
ンジスタ４とＰＭＯＳトランジスタ６との間、シンク１
７とベース１８との間、ＮＰＮトランジスタとＮＭＯＳ
トランジスタとの間及び図１に示したトランジスタと隣
接するトランジスタとの間において、酸化物分離領域２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが装置分離のた
めにそれぞれ設けられている。本構成体の上から見た場
合に、これらの酸化物分離領域は、互いに連結して活性
装置区域の周りに環状バンドを形成している。
【００１２】本装置の表面に沿って多結晶シリコン（ポ
リシリコン）領域が設けられており、抵抗２４、Ｐ＋ベ
ースコンタクト２６（それは、抵抗２４に対する端部コ
ンタクトとしても作用する）及び２６′、エミッタコン
タクト２７、Ｎ＋コレクタコンタクト２０、ＮＭＯＳソ
ースコンタクト２８、ＮＭＯＳゲート３０、ウエルタッ
プ／ＮＭＯＳドレインコンタクト３２、ウエルタップ３
２と連続的なＰＭＯＳドレインコンタクト３６、ＰＭＯ
Ｓゲート３４及びＰＭＯＳソースコンタクト３６ａが形
成されている。これと対照的に、図２は、別々の横方向
に離隔されたウエルタップ３２ａ，３２ｂが設けられる
場合に、図１に示した実施例がどの様に見えるかを表わ
している。理解される如く、別々の横方向に離隔された
ウエルタップが設けられる場合には、付加的な装置幅３
３が必要とされる。
リシリコン）領域が設けられており、抵抗２４、Ｐ＋ベ
ースコンタクト２６（それは、抵抗２４に対する端部コ
ンタクトとしても作用する）及び２６′、エミッタコン
タクト２７、Ｎ＋コレクタコンタクト２０、ＮＭＯＳソ
ースコンタクト２８、ＮＭＯＳゲート３０、ウエルタッ
プ／ＮＭＯＳドレインコンタクト３２、ウエルタップ３
２と連続的なＰＭＯＳドレインコンタクト３６、ＰＭＯ
Ｓゲート３４及びＰＭＯＳソースコンタクト３６ａが形
成されている。これと対照的に、図２は、別々の横方向
に離隔されたウエルタップ３２ａ，３２ｂが設けられる
場合に、図１に示した実施例がどの様に見えるかを表わ
している。理解される如く、別々の横方向に離隔された
ウエルタップが設けられる場合には、付加的な装置幅３
３が必要とされる。
【００１３】図１に示される如く、薄いゲート酸化物層
３８，４０が、ＮＭＯＳ及びＰＭＯＳトランジスタゲー
トの下側に設けられており、且つ側壁酸化物４２がＮＭ
ＯＳ及びＰＭＯＳゲートの側部上に設けられている。好
適実施例においては、ＮＭＯＳゲート３０は、高度にド
ープしたＮ＋ポリシリコンから形成されており、一方Ｐ
ＭＯＳゲート３４はＮ＋又はＰ＋の何れかのポリシリコ
ンから形成され、その場合にＮ＋が好適である。なぜな
らば、Ｎ＋は、埋め込みチャンネル装置を提供するが、
Ｐ＋は表面チャンネル装置を提供するからである。側壁
酸化物４４は、バイポーラエミッタ２７の側壁上にも設
けられている。酸化物層４５は、抵抗２４上の中心部に
設けられており、抵抗の導電性を増加させるシリサイド
が形成されることを防止している。
３８，４０が、ＮＭＯＳ及びＰＭＯＳトランジスタゲー
トの下側に設けられており、且つ側壁酸化物４２がＮＭ
ＯＳ及びＰＭＯＳゲートの側部上に設けられている。好
適実施例においては、ＮＭＯＳゲート３０は、高度にド
ープしたＮ＋ポリシリコンから形成されており、一方Ｐ
ＭＯＳゲート３４はＮ＋又はＰ＋の何れかのポリシリコ
ンから形成され、その場合にＮ＋が好適である。なぜな
らば、Ｎ＋は、埋め込みチャンネル装置を提供するが、
Ｐ＋は表面チャンネル装置を提供するからである。側壁
酸化物４４は、バイポーラエミッタ２７の側壁上にも設
けられている。酸化物層４５は、抵抗２４上の中心部に
設けられており、抵抗の導電性を増加させるシリサイド
が形成されることを防止している。
【００１４】耐火性金属シリサイドコンタクト４６，４
６′がＰ＋バイポーラトランジスタベースコンタクト２
６，２６′上に形成されている。該シリサイドコンタク
トは、ベースコンタクトの上部部分、ベースコンタクト
の側壁、及びベースコンタクトの側壁からエミッタコン
タクト２７の側壁酸化物に至るベース領域をカバー、即
ち被覆している。別のシリサイドコンタクト４８が側壁
スペーサ酸化物領域４４の間においてエミッタ２７の上
部部分に沿って設けられている。これらの耐火性金属コ
ンタクトは、ベースコンタクトの固有抵抗を減少させ、
従って装置の動作速度を増加させている。
６′がＰ＋バイポーラトランジスタベースコンタクト２
６，２６′上に形成されている。該シリサイドコンタク
トは、ベースコンタクトの上部部分、ベースコンタクト
の側壁、及びベースコンタクトの側壁からエミッタコン
タクト２７の側壁酸化物に至るベース領域をカバー、即
ち被覆している。別のシリサイドコンタクト４８が側壁
スペーサ酸化物領域４４の間においてエミッタ２７の上
部部分に沿って設けられている。これらの耐火性金属コ
ンタクトは、ベースコンタクトの固有抵抗を減少させ、
従って装置の動作速度を増加させている。
【００１５】同様に、シリサイドコンタクトが、コレク
タコンタクト２０、ＮＭＯＳソース２８、ＮＭＯＳゲー
ト３８、Ｐ＋ウエルタップ３２、ＰＭＯＳゲート３４、
及びＰ＋ソースコンタクト３６ａに対して設けられてい
る。エミッタ２７に対するコンタクトの如く、ＮＭＯＳ
及びＰＭＯＳゲートに対するそれぞれのシリサイドコン
タクト５０及び５２は、側壁酸化物から側壁酸化物に対
して延在するのみである。逆に、ＮＭＯＳ及びＰＭＯＳ
ソース、ドレイン及びウエルタップコンタクト２８，３
２，３６ａ用のシリサイドコンタクト５４ａ，５４ｂ，
５４ｃ，５４ｄは、ポリシリコンコンタクトの上表面及
び側壁をカバーしており、且つゲート３０及び３４の側
壁酸化物に到達するまで、エピタキシャルシリコン層と
接触状態で、ソース／ドレインの水平部分に沿って延在
している。コレクタコンタクト２０用のシリサイドコン
タクト３５は、該コンタクトの側壁をカバーし、且つフ
ィールド酸化領域２２ｂ及び２２ｃへ下方へ延在し、且
つコレクタコンタクト２０の上表面をカバーしている。
シリサイド５４ｅは、抵抗２４の遠いほうの端部コンタ
クトの上表面の一部をカバーしている。本構成体は、更
に、厚い（０．７乃至１．５ミクロン）酸化物層５６を
有しており、相互接続の目的のために使用される金属層
５８からそれぞれの装置を分離している。ＢｉＣＭＯＳ装置の製造シーケンス 図３乃至１６は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図３は、その製
造過程における最初の段階での本装置の断面を示してい
る。この段階に到達するために、単結晶本体１０ａを、
砒素、アンチモンなどでＮ＋ウエル１４及びＮＰＮ埋め
込み層１６を同時的に形成するためにマスクする。領域
１４及び１６を形成するために使用する注入エネルギ
は、好適には、約５０乃至１００ＫｅＶの間であり、領
域１４及び１６のドーパント濃度は約１×１０１８乃至
１×１０２０原子数／ｃｃの間である。
タコンタクト２０、ＮＭＯＳソース２８、ＮＭＯＳゲー
ト３８、Ｐ＋ウエルタップ３２、ＰＭＯＳゲート３４、
及びＰ＋ソースコンタクト３６ａに対して設けられてい
る。エミッタ２７に対するコンタクトの如く、ＮＭＯＳ
及びＰＭＯＳゲートに対するそれぞれのシリサイドコン
タクト５０及び５２は、側壁酸化物から側壁酸化物に対
して延在するのみである。逆に、ＮＭＯＳ及びＰＭＯＳ
ソース、ドレイン及びウエルタップコンタクト２８，３
２，３６ａ用のシリサイドコンタクト５４ａ，５４ｂ，
５４ｃ，５４ｄは、ポリシリコンコンタクトの上表面及
び側壁をカバーしており、且つゲート３０及び３４の側
壁酸化物に到達するまで、エピタキシャルシリコン層と
接触状態で、ソース／ドレインの水平部分に沿って延在
している。コレクタコンタクト２０用のシリサイドコン
タクト３５は、該コンタクトの側壁をカバーし、且つフ
ィールド酸化領域２２ｂ及び２２ｃへ下方へ延在し、且
つコレクタコンタクト２０の上表面をカバーしている。
シリサイド５４ｅは、抵抗２４の遠いほうの端部コンタ
クトの上表面の一部をカバーしている。本構成体は、更
に、厚い（０．７乃至１．５ミクロン）酸化物層５６を
有しており、相互接続の目的のために使用される金属層
５８からそれぞれの装置を分離している。ＢｉＣＭＯＳ装置の製造シーケンス 図３乃至１６は、図１に示したＢｉＣＭＯＳ装置の製造
方法のシーケンスを示している。特に、図３は、その製
造過程における最初の段階での本装置の断面を示してい
る。この段階に到達するために、単結晶本体１０ａを、
砒素、アンチモンなどでＮ＋ウエル１４及びＮＰＮ埋め
込み層１６を同時的に形成するためにマスクする。領域
１４及び１６を形成するために使用する注入エネルギ
は、好適には、約５０乃至１００ＫｅＶの間であり、領
域１４及び１６のドーパント濃度は約１×１０１８乃至
１×１０２０原子数／ｃｃの間である。
【００１６】Ｎ＋領域１４及び１６を形成した後に、Ｐ
＋チャンネルストップ１９及びＮＭＯＳウエル１２を同
時的に形成するために本装置をマスクする。領域１９及
び１２を形成する場合に使用する注入エネルギは、好適
には、約１００乃至１８０ＫｅＶの間であり、Ｐ＋埋め
込み層のドーパント濃度は約１×１０１７乃至１×１０
１８原子数／ｃｃの間である。Ｐ＋領域は、好適には、
ボロンでドープする。
＋チャンネルストップ１９及びＮＭＯＳウエル１２を同
時的に形成するために本装置をマスクする。領域１９及
び１２を形成する場合に使用する注入エネルギは、好適
には、約１００乃至１８０ＫｅＶの間であり、Ｐ＋埋め
込み層のドーパント濃度は約１×１０１７乃至１×１０
１８原子数／ｃｃの間である。Ｐ＋領域は、好適には、
ボロンでドープする。
【００１７】次いで、埋め込み層／チャンネルストップ
マスクを除去し、且つ約１乃至１．２ミクロンの厚さで
好適には約１．１ミクロンの厚さを持った真性のＮ型エ
ピタキシャル層１１を単結晶本体１０ａの表面全体に亘
って成長させる。次いで、本装置上にホトレジストマス
クを形成して、酸化物領域２２ａ，２２ｂ，２２ｃ，２
２ｄ，２２ｅを画定する。これらの酸化物領域は、修正
した側壁マスク型分離（「ＳＷＡＭＩ」）プロセスを使
用して形成する。このＳＷＡＭＩプロセスは、例えば、
Ｃｈｉｎ ｅｔ ａｌ．、ＩＥＥＥ・トランザクション
ズ・オン・エレクトロン・デバイシーズ、Ｖｏｌ．ＥＤ
−２９、Ｎｏ．４、１９８２年４月、５３６−５４０頁
の文献に記載されている。幾つかの実施例においては、
このプロセスは、本願出願人の同時継続中の別の特許出
願（代理人番号８３３２−２３７）に記載される如く修
正する。
マスクを除去し、且つ約１乃至１．２ミクロンの厚さで
好適には約１．１ミクロンの厚さを持った真性のＮ型エ
ピタキシャル層１１を単結晶本体１０ａの表面全体に亘
って成長させる。次いで、本装置上にホトレジストマス
クを形成して、酸化物領域２２ａ，２２ｂ，２２ｃ，２
２ｄ，２２ｅを画定する。これらの酸化物領域は、修正
した側壁マスク型分離（「ＳＷＡＭＩ」）プロセスを使
用して形成する。このＳＷＡＭＩプロセスは、例えば、
Ｃｈｉｎ ｅｔ ａｌ．、ＩＥＥＥ・トランザクション
ズ・オン・エレクトロン・デバイシーズ、Ｖｏｌ．ＥＤ
−２９、Ｎｏ．４、１９８２年４月、５３６−５４０頁
の文献に記載されている。幾つかの実施例においては、
このプロセスは、本願出願人の同時継続中の別の特許出
願（代理人番号８３３２−２３７）に記載される如く修
正する。
【００１８】その後に、約２５０オングストロームの厚
さを持った成長させたスクリーン酸化物層を本装置の表
面上に形成し、且つマスクを形成してシンク領域１７の
みを露出させる。約１００乃至１８０ＫｅＶの間の注入
エネルギを使用してシンク注入を、好適にはドーパント
として燐を使用して実施する。その結果得られるシンク
領域１７内のドーパント濃度は約１×１０１８乃至１×
１０２０原子数／ｃｃの間である。次いで、このシンク
マスクを除去し、且つ別のマスク／イオン注入を行なっ
て、ＰＭＯＳトランジスタのウエル及びチャンネル領域
を、ドーパントとして燐を使用して、約１×１０１６乃
至１×１０１７原子数／ｃｃの間の濃度へドープする。
好適実施例においては、ＰＭＯＳウエル領域のために使
用される注入エネルギは、約５０乃至１８０ＫｅＶの間
である。その結果Ｎウエルのチャンネル領域内に得られ
る正味のドーパント濃度は約１×１０１６乃至１×１０
２０原子数／ｃｃの間である。次いで、該シンク及びＮ
ウエルをアニールし、且つ窒素雰囲気中において従来の
熱サイクルによって加熱することによりドライブインさ
せる。
さを持った成長させたスクリーン酸化物層を本装置の表
面上に形成し、且つマスクを形成してシンク領域１７の
みを露出させる。約１００乃至１８０ＫｅＶの間の注入
エネルギを使用してシンク注入を、好適にはドーパント
として燐を使用して実施する。その結果得られるシンク
領域１７内のドーパント濃度は約１×１０１８乃至１×
１０２０原子数／ｃｃの間である。次いで、このシンク
マスクを除去し、且つ別のマスク／イオン注入を行なっ
て、ＰＭＯＳトランジスタのウエル及びチャンネル領域
を、ドーパントとして燐を使用して、約１×１０１６乃
至１×１０１７原子数／ｃｃの間の濃度へドープする。
好適実施例においては、ＰＭＯＳウエル領域のために使
用される注入エネルギは、約５０乃至１８０ＫｅＶの間
である。その結果Ｎウエルのチャンネル領域内に得られ
る正味のドーパント濃度は約１×１０１６乃至１×１０
２０原子数／ｃｃの間である。次いで、該シンク及びＮ
ウエルをアニールし、且つ窒素雰囲気中において従来の
熱サイクルによって加熱することによりドライブインさ
せる。
【００１９】その後に、マスクを本装置の表面上に形成
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図４に示した如く、スレッシュ
ホールド電圧注入のために使用される。該注入は、必要
に応じチャンネルドーピングを設定、典型的には約｜
０．５｜及び｜１．０｜Ｖの間に設定することによりＮ
ＭＯＳ及びＰＭＯＳトランジスタのスレッシュホールド
電圧を調節するために使用することが可能である。好適
実施例においては、このスレッシュホールド電圧注入
は、ドーズが約１×１０１２乃至１×１０１３の間であ
り、且つ注入エネルギが約３０乃至１００ＫｅＶにおい
てのボロン注入である。このスレッシュホールド電圧注
入はＮＭＯＳトランジスタのスレッシュホールドを設定
する。該ボロン及び埋め込み層からの上方拡散するＰ＋
がＮＭＯＳトランジスタに対するウエルの分布を設定す
る。Ｎウエル注入と関連しこのスレッシュホールド電圧
注入は、ＰＭＯＳトランジスタに対するスレッシュホー
ルド電圧を設定する。好適実施例においては、該スレッ
シュホールド電圧注入は、究極的にＮＭＯＳに対して
０．７乃至０．９Ｖのスレッシュホールド電圧を有し且
つＰＭＯＳに対し−０．８乃至−１．０Ｖのスレッシュ
ホールドを有するトランジスタを供給する。
し、ＮＭＯＳ及びＰＭＯＳトランジスタ領域のみを露出
させる。このマスクは、図４に示した如く、スレッシュ
ホールド電圧注入のために使用される。該注入は、必要
に応じチャンネルドーピングを設定、典型的には約｜
０．５｜及び｜１．０｜Ｖの間に設定することによりＮ
ＭＯＳ及びＰＭＯＳトランジスタのスレッシュホールド
電圧を調節するために使用することが可能である。好適
実施例においては、このスレッシュホールド電圧注入
は、ドーズが約１×１０１２乃至１×１０１３の間であ
り、且つ注入エネルギが約３０乃至１００ＫｅＶにおい
てのボロン注入である。このスレッシュホールド電圧注
入はＮＭＯＳトランジスタのスレッシュホールドを設定
する。該ボロン及び埋め込み層からの上方拡散するＰ＋
がＮＭＯＳトランジスタに対するウエルの分布を設定す
る。Ｎウエル注入と関連しこのスレッシュホールド電圧
注入は、ＰＭＯＳトランジスタに対するスレッシュホー
ルド電圧を設定する。好適実施例においては、該スレッ
シュホールド電圧注入は、究極的にＮＭＯＳに対して
０．７乃至０．９Ｖのスレッシュホールド電圧を有し且
つＰＭＯＳに対し−０．８乃至−１．０Ｖのスレッシュ
ホールドを有するトランジスタを供給する。
【００２０】次いで該スクリーン酸化物を剥離し、且つ
薄い（１００乃至２００オングストロームのオーダー
で、好適には１３５乃至１６５オングストローム）ゲー
ト酸化物層を、当業者にとって公知の技術を使用して成
長させる。薄い（１００乃至１０００オングストローム
のオーダーで、好適には４００乃至６００オングストロ
ーム）ポリシリコン層６０（図５）を薄いゲート酸化物
層の上に付着形成し、且つマスク６２を該ポリシリコン
層上に形成してＮＭＯＳ及びＰＭＯＳゲートを画定す
る。プラズマエッチングを行なって、ＮＭＯＳ及びＰＭ
ＯＳゲート３８，４０上におけるものを除いて、本装置
の全ての領域から不所望のポリシリコンを除去する。次
いで、該マスクを従来の技術によって除去する。薄いポ
リシリコン層６０によるゲート酸化物の保護は、より少
ない欠陥を有するＭＯＳゲート３８，４０を提供する。
なぜならば、それらは直接的にホトレジストに対して露
出されることがないからである。
薄い（１００乃至２００オングストロームのオーダー
で、好適には１３５乃至１６５オングストローム）ゲー
ト酸化物層を、当業者にとって公知の技術を使用して成
長させる。薄い（１００乃至１０００オングストローム
のオーダーで、好適には４００乃至６００オングストロ
ーム）ポリシリコン層６０（図５）を薄いゲート酸化物
層の上に付着形成し、且つマスク６２を該ポリシリコン
層上に形成してＮＭＯＳ及びＰＭＯＳゲートを画定す
る。プラズマエッチングを行なって、ＮＭＯＳ及びＰＭ
ＯＳゲート３８，４０上におけるものを除いて、本装置
の全ての領域から不所望のポリシリコンを除去する。次
いで、該マスクを従来の技術によって除去する。薄いポ
リシリコン層６０によるゲート酸化物の保護は、より少
ない欠陥を有するＭＯＳゲート３８，４０を提供する。
なぜならば、それらは直接的にホトレジストに対して露
出されることがないからである。
【００２１】図６は、本方法における次のステップを示
している。約３５００オングストロームの厚さを有する
別の真性ポリシリコン層６４を本装置の表面に亘って付
着形成され、且つキャップ酸化物層６６が、ポリシリコ
ン層６４の熱酸化によって形成される。次いで、該デバ
イスをホトレジストでマスクして、バイポーラトランジ
スタの少なくともベース領域と抵抗の軽度にドープした
領域を露出させる。幾つかの実施例においては、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ領域のみが該マスクによっ
て保護される。次いで、ベース注入６７を行ない、且つ
該ベースをアニールする。好適実施例においては、該ベ
ース注入は、約３０乃至１００ＫｅＶの間のエネルギを
使用する。アニーリングの前に、該ポリシリコンは、約
１×１０１７乃至１×１０１９原子数／ｃｃの間の正味
のドーパント濃度を有しており、且つこのドーパントの
一部はこのアニール期間中にベース領域１８内に拡散さ
れる（図７）。好適実施例においては、該アニールは、
２０分乃至６０分の間本構成体を９００乃至１０００℃
へ加熱することによって行なわれ、その結果約１×１０
１７乃至１×１０１９原子数／ｃｃの間のドーパント濃
度で且つ好適には約１×１０１８のドーパント濃度で約
１０００乃至４０００オングストロームの間の厚さを持
ったＰ−ベース領域が形成される。
している。約３５００オングストロームの厚さを有する
別の真性ポリシリコン層６４を本装置の表面に亘って付
着形成され、且つキャップ酸化物層６６が、ポリシリコ
ン層６４の熱酸化によって形成される。次いで、該デバ
イスをホトレジストでマスクして、バイポーラトランジ
スタの少なくともベース領域と抵抗の軽度にドープした
領域を露出させる。幾つかの実施例においては、ＮＭＯ
Ｓ及びＰＭＯＳトランジスタ領域のみが該マスクによっ
て保護される。次いで、ベース注入６７を行ない、且つ
該ベースをアニールする。好適実施例においては、該ベ
ース注入は、約３０乃至１００ＫｅＶの間のエネルギを
使用する。アニーリングの前に、該ポリシリコンは、約
１×１０１７乃至１×１０１９原子数／ｃｃの間の正味
のドーパント濃度を有しており、且つこのドーパントの
一部はこのアニール期間中にベース領域１８内に拡散さ
れる（図７）。好適実施例においては、該アニールは、
２０分乃至６０分の間本構成体を９００乃至１０００℃
へ加熱することによって行なわれ、その結果約１×１０
１７乃至１×１０１９原子数／ｃｃの間のドーパント濃
度で且つ好適には約１×１０１８のドーパント濃度で約
１０００乃至４０００オングストロームの間の厚さを持
ったＰ−ベース領域が形成される。
【００２２】その後に、マスクを形成し、それは究極的
には抵抗２４の一部、ベースコンタクト２６，２６′及
びＰＭＯＳソース及びウエルタップコンタクト３２とな
る領域７０ａ，７０ｂ，７０ｃ，７０ｄ（図７）を露出
させる。これらの領域は、好適には、約１×１０１７乃
至１×１０２０原子数／ｃｃの間の濃度であって、好適
にはボロンを使用して約１×１０１９のドーパント濃度
へＰ＋ドープさせる。このＰ＋マスクは、除去し且つ別
のマスクを本装置の表面上に形成して、究極的にバイポ
ーラエミッタコンタクト２７、バイポーラコレクタコン
タクト２０、ＮＭＯＳソースコンタクト２８、ＮＭＯＳ
ゲート３０、ＰＭＯＳドレインコンタクト３６ａとして
使用される領域６８ａ，６８ｂ，６８ｃを露出させる。
領域６８は、約１００ＫｅＶの注入エネルギを使用し
て、約１×１０１８乃至１×１０２０の間の濃度で好適
には砒素を使用して約１×１０１９乃至１×１０２０原
子数／ｃｃの間のドーパント濃度へＮ＋ドープさせる。
前述した如く、ＰＭＯＳゲートは、Ｎ＋又はＰ＋の何れ
とすることも可能であり、従ってＮ＋又はＰ＋の何れか
のマスク内に設けることが可能である。
には抵抗２４の一部、ベースコンタクト２６，２６′及
びＰＭＯＳソース及びウエルタップコンタクト３２とな
る領域７０ａ，７０ｂ，７０ｃ，７０ｄ（図７）を露出
させる。これらの領域は、好適には、約１×１０１７乃
至１×１０２０原子数／ｃｃの間の濃度であって、好適
にはボロンを使用して約１×１０１９のドーパント濃度
へＰ＋ドープさせる。このＰ＋マスクは、除去し且つ別
のマスクを本装置の表面上に形成して、究極的にバイポ
ーラエミッタコンタクト２７、バイポーラコレクタコン
タクト２０、ＮＭＯＳソースコンタクト２８、ＮＭＯＳ
ゲート３０、ＰＭＯＳドレインコンタクト３６ａとして
使用される領域６８ａ，６８ｂ，６８ｃを露出させる。
領域６８は、約１００ＫｅＶの注入エネルギを使用し
て、約１×１０１８乃至１×１０２０の間の濃度で好適
には砒素を使用して約１×１０１９乃至１×１０２０原
子数／ｃｃの間のドーパント濃度へＮ＋ドープさせる。
前述した如く、ＰＭＯＳゲートは、Ｎ＋又はＰ＋の何れ
とすることも可能であり、従ってＮ＋又はＰ＋の何れか
のマスク内に設けることが可能である。
【００２３】図８において、約１０００乃至１５００オ
ングストロームの間の厚さを持った窒化物層６９を、後
の注入物が抵抗、エミッタ及びＭＯＳゲートを介して移
動することを防止するために付着形成されている。次い
で、ポリシリコン層６４を約１０分乃至２０分の間８５
０乃至９５０℃の温度でアニールする。
ングストロームの間の厚さを持った窒化物層６９を、後
の注入物が抵抗、エミッタ及びＭＯＳゲートを介して移
動することを防止するために付着形成されている。次い
で、ポリシリコン層６４を約１０分乃至２０分の間８５
０乃至９５０℃の温度でアニールする。
【００２４】次いで、該窒化物の表面上にマスクを形成
して、バイポーラトランジスタのベース、エミッタ及び
コレクタコンタクトを画定すると共に、ＮＭＯＳ及びＰ
ＭＯＳトランジスタのソースコンタクト、ゲート及びド
レインコンタクトを画定する。塩素又は臭素を使用する
ドライエッチングによって、図９に示した構成が得られ
る。次いで、該マスクを除去する。ブランケット即ち一
様な軽度にドープしたドレイン（ＬＤＤ）注入を行なっ
て、その場合に、ソース及びドレインは、約２０乃至１
００ＫｅＶの間の注入エネルギで好適には約２０乃至５
０ＫｅＶの間の注入エネルギを使用して燐又は砒素など
のようなＮ型ドーパントで軽度にイオン注入させる。こ
の注入の結果、ＮＭＯＳトランジスタのソース及びドレ
イン領域７２内の正味のドーパント濃度は、約１×１０
１７乃至１×１０１９原子数／ｃｃの間である。同様の
態様で、図１０に示した如く、例えばＢＦ２又はＢ＋な
どのようなドーパントを使用するＰ型ＬＤＤを、ＰＭＯ
Ｓトランジスタのソース及びドレインとバイポーラトラ
ンジスタの外因的ベース領域のみをマスクによって露出
した状態で、バイポーラトランジスタ及びＰＭＯＳトラ
ンジスタの表面に亘って実施する。一層高度にドープし
たＰ領域７４がバイポーラトランジスタの外因的ベース
内に形成され、且つ一層高度にドープしたＰ領域７６が
ＰＭＯＳトランジスタのゲートの周りに形成される。そ
の結果領域７４及び７６内において得られる正味のドー
パント濃度は約１×１０１７乃至１×１０２０原子数／
ｃｃの間であり、且つ好適には約１×１０１９原子数／
ｃｃである。この注入エネルギは、好適には、約１０乃
至５０ＫｅＶの間である。ドーパントとしてＢ＋を使用
した場合には、注入エネルギのより低い範囲のものが使
用される。
して、バイポーラトランジスタのベース、エミッタ及び
コレクタコンタクトを画定すると共に、ＮＭＯＳ及びＰ
ＭＯＳトランジスタのソースコンタクト、ゲート及びド
レインコンタクトを画定する。塩素又は臭素を使用する
ドライエッチングによって、図９に示した構成が得られ
る。次いで、該マスクを除去する。ブランケット即ち一
様な軽度にドープしたドレイン（ＬＤＤ）注入を行なっ
て、その場合に、ソース及びドレインは、約２０乃至１
００ＫｅＶの間の注入エネルギで好適には約２０乃至５
０ＫｅＶの間の注入エネルギを使用して燐又は砒素など
のようなＮ型ドーパントで軽度にイオン注入させる。こ
の注入の結果、ＮＭＯＳトランジスタのソース及びドレ
イン領域７２内の正味のドーパント濃度は、約１×１０
１７乃至１×１０１９原子数／ｃｃの間である。同様の
態様で、図１０に示した如く、例えばＢＦ２又はＢ＋な
どのようなドーパントを使用するＰ型ＬＤＤを、ＰＭＯ
Ｓトランジスタのソース及びドレインとバイポーラトラ
ンジスタの外因的ベース領域のみをマスクによって露出
した状態で、バイポーラトランジスタ及びＰＭＯＳトラ
ンジスタの表面に亘って実施する。一層高度にドープし
たＰ領域７４がバイポーラトランジスタの外因的ベース
内に形成され、且つ一層高度にドープしたＰ領域７６が
ＰＭＯＳトランジスタのゲートの周りに形成される。そ
の結果領域７４及び７６内において得られる正味のドー
パント濃度は約１×１０１７乃至１×１０２０原子数／
ｃｃの間であり、且つ好適には約１×１０１９原子数／
ｃｃである。この注入エネルギは、好適には、約１０乃
至５０ＫｅＶの間である。ドーパントとしてＢ＋を使用
した場合には、注入エネルギのより低い範囲のものが使
用される。
【００２５】キャップ酸化を行なって、窒化物剥離の期
間中高度にドープしたシリコン領域を保護する。次い
で、該窒化物を本装置の表面から剥離し、且つ低温酸化
物（ＬＴＯ）付着を行なう。シリサイド排除マスク（不
図示）を、シリサイド形成を所望しない箇所（例えば、
抵抗の中央部分の上）のポリシリコン領域上において本
装置の上に形成する。次いで、該酸化物をエッチバック
し、図１１に示した如く、抵抗２４の上に酸化物４５を
残存させ、且つソースコンタクト２８，３６、ウエルタ
ップ３２、ゲート３０，３４、エミッタコンタクト２
７、ベースコンタクト２６，２６′及びコレクタコンタ
クト２０の露出された側部上にスペーサ酸化物を残存さ
せる。次いで、別のマスク７９を、少なくともバイポー
ラエミッタコンタクト２７及びＮＭＯＳ及びＰＭＯＳト
ランジスタのゲート３０，３４及び抵抗酸化物４５上の
側壁酸化物を保護するために本装置の上に形成する。本
装置を約８０秒の間ＢＯＥでエッチングし、且つ図１２
に示した如く、該酸化物を、抵抗／ベースコンタクト２
６，２６′、コレクタコンタクト２０、及びＮＭＯＳ及
びＰＭＯＳトランジスタのソース及びドレインコンタク
ト２８，３２，３６ａの側壁から除去する。
間中高度にドープしたシリコン領域を保護する。次い
で、該窒化物を本装置の表面から剥離し、且つ低温酸化
物（ＬＴＯ）付着を行なう。シリサイド排除マスク（不
図示）を、シリサイド形成を所望しない箇所（例えば、
抵抗の中央部分の上）のポリシリコン領域上において本
装置の上に形成する。次いで、該酸化物をエッチバック
し、図１１に示した如く、抵抗２４の上に酸化物４５を
残存させ、且つソースコンタクト２８，３６、ウエルタ
ップ３２、ゲート３０，３４、エミッタコンタクト２
７、ベースコンタクト２６，２６′及びコレクタコンタ
クト２０の露出された側部上にスペーサ酸化物を残存さ
せる。次いで、別のマスク７９を、少なくともバイポー
ラエミッタコンタクト２７及びＮＭＯＳ及びＰＭＯＳト
ランジスタのゲート３０，３４及び抵抗酸化物４５上の
側壁酸化物を保護するために本装置の上に形成する。本
装置を約８０秒の間ＢＯＥでエッチングし、且つ図１２
に示した如く、該酸化物を、抵抗／ベースコンタクト２
６，２６′、コレクタコンタクト２０、及びＮＭＯＳ及
びＰＭＯＳトランジスタのソース及びドレインコンタク
ト２８，３２，３６ａの側壁から除去する。
【００２６】図１３を参照すると、マスクを形成し、且
つ高度のＢ＋（ＢＦ２）注入をそこに示した領域、即ち
ＰＭＯＳトランジスタのソース／ドレイン領域及びバイ
ポーラトランジスタの外因的ベース領域において実施す
る。この注入の目的は、Ｐ＋ソース／ドレイン及びベー
スシート抵抗及びコンタクト抵抗を低下させるためであ
る。該注入は、約２０乃至１００ＫｅＶの間のエネルギ
で好適には４０ＫｅＶのエネルギを使用する。同様に、
図１４に示した如く、Ｎ＋（砒素）注入を、Ｎ＋ソース
／ドレインシート抵抗及びコンタクト抵抗を低下する目
的のために、ＮＭＯＳトランジスタのソース／ドレイン
の領域において実施する。この砒素注入は、約５０乃至
１５０ＫｅＶの間のエネルギで好適には１００ＫｅＶの
エネルギを使用する。次いで、本装置を、約１０乃至２
０秒の間約１０００乃至１１００℃の温度でＲＴＡ即ち
迅速熱アニール処理する。
つ高度のＢ＋（ＢＦ２）注入をそこに示した領域、即ち
ＰＭＯＳトランジスタのソース／ドレイン領域及びバイ
ポーラトランジスタの外因的ベース領域において実施す
る。この注入の目的は、Ｐ＋ソース／ドレイン及びベー
スシート抵抗及びコンタクト抵抗を低下させるためであ
る。該注入は、約２０乃至１００ＫｅＶの間のエネルギ
で好適には４０ＫｅＶのエネルギを使用する。同様に、
図１４に示した如く、Ｎ＋（砒素）注入を、Ｎ＋ソース
／ドレインシート抵抗及びコンタクト抵抗を低下する目
的のために、ＮＭＯＳトランジスタのソース／ドレイン
の領域において実施する。この砒素注入は、約５０乃至
１５０ＫｅＶの間のエネルギで好適には１００ＫｅＶの
エネルギを使用する。次いで、本装置を、約１０乃至２
０秒の間約１０００乃至１１００℃の温度でＲＴＡ即ち
迅速熱アニール処理する。
【００２７】次いで、例えばチタン、モリブデン、タン
タル、タングステンなどのような耐火性金属からなる耐
火性金属層を本装置の表面全体に付着形成する。当業者
にとって公知の手段を使用して、該層を、加熱して、付
着した金属がポリシリコン及びシリコンと接触している
領域において金属シリサイドを形成する。次いで、残存
する未反応の金属を本装置からエッチング除去し、図１
５に示した構成とさせる。好適には、このシリサイド反
応は、二つのステップで行なわれる。初期的に付着形成
したチタンが隣接する層ヘ付着する初期的な量のシリサ
イドを形成するのに必要とされる第一時間期間の間隣接
するポリシリコン及びシリコンと反応される。この第一
反応において、チタンはＳｉＯ２と反応することはな
い。反応しなかったチタン、即ち主に何れかの酸化物と
コンタクトしているチタンを、Ｈ２Ｏ２又はＮＨ３ＯＨ
を使用して除去する。再度、本装置を加熱して、第二の
シリサイド反応を起こさせ、チタンと隣接するポリシリ
コン及びエピタキシャルシリコンとの間の反応を完了さ
せる。この反応は、好適には、二つのステップで行なわ
れる。なぜならば、単一のステップ乃至はパルスでのチ
タンの反応は、側壁酸化物層との不所望のチタン反応を
発生させる場合があるからである。
タル、タングステンなどのような耐火性金属からなる耐
火性金属層を本装置の表面全体に付着形成する。当業者
にとって公知の手段を使用して、該層を、加熱して、付
着した金属がポリシリコン及びシリコンと接触している
領域において金属シリサイドを形成する。次いで、残存
する未反応の金属を本装置からエッチング除去し、図１
５に示した構成とさせる。好適には、このシリサイド反
応は、二つのステップで行なわれる。初期的に付着形成
したチタンが隣接する層ヘ付着する初期的な量のシリサ
イドを形成するのに必要とされる第一時間期間の間隣接
するポリシリコン及びシリコンと反応される。この第一
反応において、チタンはＳｉＯ２と反応することはな
い。反応しなかったチタン、即ち主に何れかの酸化物と
コンタクトしているチタンを、Ｈ２Ｏ２又はＮＨ３ＯＨ
を使用して除去する。再度、本装置を加熱して、第二の
シリサイド反応を起こさせ、チタンと隣接するポリシリ
コン及びエピタキシャルシリコンとの間の反応を完了さ
せる。この反応は、好適には、二つのステップで行なわ
れる。なぜならば、単一のステップ乃至はパルスでのチ
タンの反応は、側壁酸化物層との不所望のチタン反応を
発生させる場合があるからである。
【００２８】図１５に示した如く、バイポーラポリシリ
コンベースコンタクト２６，２６′は、それらの水平方
向の上表面及びそれらの垂直側壁に沿ってシリサイド４
６でカバー、即ち被覆されている。更に、これらのシリ
サイドコンタクトは、垂直側壁から単結晶ベースの水平
方向の上表面に沿ってエミッタ２７の側壁酸化物に到達
するまで延在している。エミッタ２７のシリサイドコン
タクト４８は、一方の側壁酸化物から反対側の側壁酸化
物に到達するまでエミッタの水平方向の上表面に亘って
延在している。コレクタコンタクト２０上のシリサイド
８０は、該コレクタコンタクトの両方の垂直側壁に沿っ
て上方に延在し、且つ該コンタクトの水平方向の上表面
に亘って完全に延在し、フィールド酸化物領域２２ｂ及
び２２ｃ上で終端している。ＮＭＯＳポリシリコンソー
スコンタクト２８上のシリサイド８４ａは、フィールド
酸化物領域２２ｃから延在し、該コンタクトの垂直側壁
に沿って上方に延在し、その上表面に亘って延在し、且
つ該コンタクトの垂直部分に沿って下方へＮＭＯＳトラ
ンジスタの単結晶ソース領域に到達するまで延在してい
る。更に、該シリサイドは、該コンタクトから、ソース
領域２０ａの水平な上部部分に亘ってゲート側壁酸化物
に到達するまで延在している。バイポーラエミッタコン
タクト２７と同様に、ＮＭＯＳトランジスタのポリシリ
コンゲート３０は、一方の酸化物側壁から反対側の酸化
物側壁へ延在するその上表面に亘って延在するシリサイ
ド５０を有している。
コンベースコンタクト２６，２６′は、それらの水平方
向の上表面及びそれらの垂直側壁に沿ってシリサイド４
６でカバー、即ち被覆されている。更に、これらのシリ
サイドコンタクトは、垂直側壁から単結晶ベースの水平
方向の上表面に沿ってエミッタ２７の側壁酸化物に到達
するまで延在している。エミッタ２７のシリサイドコン
タクト４８は、一方の側壁酸化物から反対側の側壁酸化
物に到達するまでエミッタの水平方向の上表面に亘って
延在している。コレクタコンタクト２０上のシリサイド
８０は、該コレクタコンタクトの両方の垂直側壁に沿っ
て上方に延在し、且つ該コンタクトの水平方向の上表面
に亘って完全に延在し、フィールド酸化物領域２２ｂ及
び２２ｃ上で終端している。ＮＭＯＳポリシリコンソー
スコンタクト２８上のシリサイド８４ａは、フィールド
酸化物領域２２ｃから延在し、該コンタクトの垂直側壁
に沿って上方に延在し、その上表面に亘って延在し、且
つ該コンタクトの垂直部分に沿って下方へＮＭＯＳトラ
ンジスタの単結晶ソース領域に到達するまで延在してい
る。更に、該シリサイドは、該コンタクトから、ソース
領域２０ａの水平な上部部分に亘ってゲート側壁酸化物
に到達するまで延在している。バイポーラエミッタコン
タクト２７と同様に、ＮＭＯＳトランジスタのポリシリ
コンゲート３０は、一方の酸化物側壁から反対側の酸化
物側壁へ延在するその上表面に亘って延在するシリサイ
ド５０を有している。
【００２９】ポリシリコンウエルタップ３２は、ＮＭＯ
Ｓソース２０ａと反対のドーピングを有しており、それ
も、両方の垂直側壁と該コンタクトの水平な上表面とを
カバーするシリサイド５４ｂで被覆されている。更に、
シリサイド５４ｂは、ＮＭＯＳトランジスタゲート３０
の側壁酸化物に到達するまで該トランジスタの上表面に
亘って延在している。ウエルコンタクト層５４ｂは、ゲ
ート３０近くへ延在しているが、側壁酸化物層４２によ
ってゲート３０から離隔されており、従ってウエルタッ
プ３２とゲート３０との間に不所望の接続が形成される
ことを防止している。
Ｓソース２０ａと反対のドーピングを有しており、それ
も、両方の垂直側壁と該コンタクトの水平な上表面とを
カバーするシリサイド５４ｂで被覆されている。更に、
シリサイド５４ｂは、ＮＭＯＳトランジスタゲート３０
の側壁酸化物に到達するまで該トランジスタの上表面に
亘って延在している。ウエルコンタクト層５４ｂは、ゲ
ート３０近くへ延在しているが、側壁酸化物層４２によ
ってゲート３０から離隔されており、従ってウエルタッ
プ３２とゲート３０との間に不所望の接続が形成される
ことを防止している。
【００３０】ＰＭＯＳゲート３４は、その水平な上表面
に亘ってシリサイド５２を有しており、一方ＰＭＯＳソ
ースコンタクト３６ａは、その水平な上表面に亘って延
在し、その垂直な側壁に沿って延在し、且つゲート側壁
酸化物４２に到達するまでドレインの水平な平面に亘っ
て延在するシリサイド５４ｄを有している。ＰＭＯＳド
レインコンタクト及びウエルタップ３２は、水平な上表
面に亘って延在するシリサイドを有している。該ウエル
タップは、更に、垂直側壁上のシリサイドで被覆されて
いる。更に、該シリサイドは、ＰＭＯＳトランジスタゲ
ート３４の側壁酸化物４２に到達するまでＰＭＯＳトラ
ンジスタドレイン２０ｃの上表面に亘って延在してい
る。ウエルコンタクトシリサイド層５４ｂは、ゲートコ
ンタクト３４近くに延在しているが、それからは側壁酸
化物層４２によって離隔されており、従ってウエルタッ
プ３２とゲート３４との間に不所望の接続が形成される
ことを防止している。
に亘ってシリサイド５２を有しており、一方ＰＭＯＳソ
ースコンタクト３６ａは、その水平な上表面に亘って延
在し、その垂直な側壁に沿って延在し、且つゲート側壁
酸化物４２に到達するまでドレインの水平な平面に亘っ
て延在するシリサイド５４ｄを有している。ＰＭＯＳド
レインコンタクト及びウエルタップ３２は、水平な上表
面に亘って延在するシリサイドを有している。該ウエル
タップは、更に、垂直側壁上のシリサイドで被覆されて
いる。更に、該シリサイドは、ＰＭＯＳトランジスタゲ
ート３４の側壁酸化物４２に到達するまでＰＭＯＳトラ
ンジスタドレイン２０ｃの上表面に亘って延在してい
る。ウエルコンタクトシリサイド層５４ｂは、ゲートコ
ンタクト３４近くに延在しているが、それからは側壁酸
化物層４２によって離隔されており、従ってウエルタッ
プ３２とゲート３４との間に不所望の接続が形成される
ことを防止している。
【００３１】本発明のコンタクト構成は、側壁ポリシリ
コンコンタクトストラップのシリサイド化によってソー
ス／ドレイン抵抗を減少させており、その際にＣＭＯＳ
トランジスタの電流駆動能力を増加させ且つポリシリコ
ン−シリコン間のコンタクト抵抗を取除いている。エピ
タキシャルシリコンソース／ドレインに対するポリシリ
コンソース／ドレインのオーバーラップは、側壁スペー
サ酸化物を除去し且つこの側壁をシリサイド化させるこ
とによって減少されている。なぜならば、電流は、側壁
のシリサイドを介して担持され、エピタキシャルシリコ
ン−ポリシリコンインターフェースを介して担持される
ものではないからである。このことは、ＣＭＯＳトラン
ジスタ活性区域をより小型化することにより一層高い集
積度を与えている。
コンコンタクトストラップのシリサイド化によってソー
ス／ドレイン抵抗を減少させており、その際にＣＭＯＳ
トランジスタの電流駆動能力を増加させ且つポリシリコ
ン−シリコン間のコンタクト抵抗を取除いている。エピ
タキシャルシリコンソース／ドレインに対するポリシリ
コンソース／ドレインのオーバーラップは、側壁スペー
サ酸化物を除去し且つこの側壁をシリサイド化させるこ
とによって減少されている。なぜならば、電流は、側壁
のシリサイドを介して担持され、エピタキシャルシリコ
ン−ポリシリコンインターフェースを介して担持される
ものではないからである。このことは、ＣＭＯＳトラン
ジスタ活性区域をより小型化することにより一層高い集
積度を与えている。
【００３２】この局所的相互接続の側壁シリサイド化は
相互接続体の抵抗値を２倍改善し、その際に回路性能を
向上させるものと考えられる。本発明に基づいてシリサ
イド化されたポリシリコンは、接地タップに適用された
場合、ドープされたポリシリコン３２を介して基板へ電
流を導通させるのではなくポリシリコンウエルタップ３
２のシリサイド化された側壁５４ｂを介して基板へ電流
を導通させることにより接地タップ抵抗値を減少させ
る。ウエルタップ３２は、二つのタイプのエピタキシャ
ルシリコン（即ち、Ｎ型ＮＭＯＳドレイン２０ｂに対す
るＮＭＯＳドレインコンタクト及びＰ型ＰＭＯＳドレイ
ン２０ｃに対するＰＭＯＳドレインコンタクト）に対す
るコンタクトとして動作することが可能である。なぜな
らば、シリサイド５４ｂは、実効的に、そうでなければ
接合が形成されるものを横断して実効的に短絡回路を形
成するからである。この様な自己整合したウエルタップ
を設けることにより、より高い集積度を得ることが可能
である。なぜならば、横方向に離隔されたウエルタップ
領域は必要とされないからである。本発明装置は、より
低い埋め込み層対基板の容量を与える。なぜならば、別
個のウエル分離島状部は必要とされないからである。
相互接続体の抵抗値を２倍改善し、その際に回路性能を
向上させるものと考えられる。本発明に基づいてシリサ
イド化されたポリシリコンは、接地タップに適用された
場合、ドープされたポリシリコン３２を介して基板へ電
流を導通させるのではなくポリシリコンウエルタップ３
２のシリサイド化された側壁５４ｂを介して基板へ電流
を導通させることにより接地タップ抵抗値を減少させ
る。ウエルタップ３２は、二つのタイプのエピタキシャ
ルシリコン（即ち、Ｎ型ＮＭＯＳドレイン２０ｂに対す
るＮＭＯＳドレインコンタクト及びＰ型ＰＭＯＳドレイ
ン２０ｃに対するＰＭＯＳドレインコンタクト）に対す
るコンタクトとして動作することが可能である。なぜな
らば、シリサイド５４ｂは、実効的に、そうでなければ
接合が形成されるものを横断して実効的に短絡回路を形
成するからである。この様な自己整合したウエルタップ
を設けることにより、より高い集積度を得ることが可能
である。なぜならば、横方向に離隔されたウエルタップ
領域は必要とされないからである。本発明装置は、より
低い埋め込み層対基板の容量を与える。なぜならば、別
個のウエル分離島状部は必要とされないからである。
【００３３】図１６は、製造シーケンスにおける次のス
テップを示しており、その場合、酸化物層５６を付着形
成し、且つマスクしてその中にコンタクト孔を形成す
る。金属を本装置の表面上に付着形成し、マスクし且つ
選択した領域からエッチングして、図１に示した装置を
形成する。装置性能 以下の表１は、本発明の一実施例に基づいて製造された
装置の電気的パラメータを要約したものである。表１
は、重要なＣＭＯＳ及びバイポーラトランジスタの目標
値を示している。
テップを示しており、その場合、酸化物層５６を付着形
成し、且つマスクしてその中にコンタクト孔を形成す
る。金属を本装置の表面上に付着形成し、マスクし且つ
選択した領域からエッチングして、図１に示した装置を
形成する。装置性能 以下の表１は、本発明の一実施例に基づいて製造された
装置の電気的パラメータを要約したものである。表１
は、重要なＣＭＯＳ及びバイポーラトランジスタの目標
値を示している。
【００３４】 図１７は、本発明の一実施例に基づいて製造したバイポ
ーラトランジスタに対する典型的なＩｃ−Ｖｃｅ曲線を
示している。図１７は、本装置が高い早期電圧（１０Ｖ
乃至３０Ｖのオーダー）を有していることを示してい
る。この高い早期電圧が得られるのは、ベース幅が小さ
いにも拘らず全ベース電荷が高いためであると考えられ
る。図１８及び１９は、それぞれ、０．１Ｖ及び５Ｖの
ドレイン電圧に対する４０／０．８（即ち、幅＝４０ミ
クロン、長さ＝０．８ミクロン）ＰＭＯＳ及びＮＭＯＳ
トランジスタに対するサブスレッシュホールド勾配を示
している。該トランジスタは、６０よりも良好なオフ対
オン電流比を有しており、Ｖｄｓ＝±５Ｖの場合、洩れ
電流はｎＡの範囲である。
ーラトランジスタに対する典型的なＩｃ−Ｖｃｅ曲線を
示している。図１７は、本装置が高い早期電圧（１０Ｖ
乃至３０Ｖのオーダー）を有していることを示してい
る。この高い早期電圧が得られるのは、ベース幅が小さ
いにも拘らず全ベース電荷が高いためであると考えられ
る。図１８及び１９は、それぞれ、０．１Ｖ及び５Ｖの
ドレイン電圧に対する４０／０．８（即ち、幅＝４０ミ
クロン、長さ＝０．８ミクロン）ＰＭＯＳ及びＮＭＯＳ
トランジスタに対するサブスレッシュホールド勾配を示
している。該トランジスタは、６０よりも良好なオフ対
オン電流比を有しており、Ｖｄｓ＝±５Ｖの場合、洩れ
電流はｎＡの範囲である。
【００３５】以下の表２は、本発明の一実施例に基づい
て製造した負荷付き及び負荷なしのＣＭＯＳ、ＢｉＣＭ
ＯＳ及びＥＣＬ装置に対するシミュレートしたゲート遅
延である。図２０は、表２に示したデータを得るために
使用したＢｉＣＭＯＳリングセルを示している。表２
は、本発明に基づいて製造した装置は、典型的な従来の
ＣＭＯＳリングと比較して、高性能のＣＭＯＳリングを
与えることを示している。
て製造した負荷付き及び負荷なしのＣＭＯＳ、ＢｉＣＭ
ＯＳ及びＥＣＬ装置に対するシミュレートしたゲート遅
延である。図２０は、表２に示したデータを得るために
使用したＢｉＣＭＯＳリングセルを示している。表２
は、本発明に基づいて製造した装置は、典型的な従来の
ＣＭＯＳリングと比較して、高性能のＣＭＯＳリングを
与えることを示している。
【００３６】 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、上
述した実施例においては特定のＰ型及びＮ型の場合につ
いて説明したが、これらのＰ型及びＮ型を逆にすること
も可能である。更に、上述した実施例においては特定の
範囲のドーパント濃度について説明したが、これらのド
ーパント濃度は適用条件によって容易に変化することが
可能なものである。更に、上述した説明は主にＢｉＣＭ
ＯＳ装置についてのものであるが、本発明の多くの特徴
は、バイポーラトランジスタ、ＭＯＳＦＥＴ又は分離状
態にあるその他の装置を製造する場合に適用することが
可能なものである。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、上
述した実施例においては特定のＰ型及びＮ型の場合につ
いて説明したが、これらのＰ型及びＮ型を逆にすること
も可能である。更に、上述した実施例においては特定の
範囲のドーパント濃度について説明したが、これらのド
ーパント濃度は適用条件によって容易に変化することが
可能なものである。更に、上述した説明は主にＢｉＣＭ
ＯＳ装置についてのものであるが、本発明の多くの特徴
は、バイポーラトランジスタ、ＭＯＳＦＥＴ又は分離状
態にあるその他の装置を製造する場合に適用することが
可能なものである。
【図１】 本発明の一実施例に基づいて構成したＢｉＣ
ＭＯＳ構成体の概略断面図。
ＭＯＳ構成体の概略断面図。
【図２】 図１の装置において別個の横方向に離隔した
ウエルタップを設けた場合の構成を示した概略断面図。
ウエルタップを設けた場合の構成を示した概略断面図。
【図３】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図４】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図５】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図６】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図７】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図８】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図９】 本発明の一実施例に基づいてＢｉＣＭＯＳ装
置を製造する過程の１ステップにおける状態を示した概
略断面図。
置を製造する過程の１ステップにおける状態を示した概
略断面図。
【図１０】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１１】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１２】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１３】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１４】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１５】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１６】 本発明の一実施例に基づいてＢｉＣＭＯＳ
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
装置を製造する過程の１ステップにおける状態を示した
概略断面図。
【図１７】 本発明の一実施例に基づいて製造したバイ
ポーラトランジスタに対するＩｃ−Ｖｃｅ特性を示した
グラフ図。
ポーラトランジスタに対するＩｃ−Ｖｃｅ特性を示した
グラフ図。
【図１８】 ＰＭＯＳトランジスタに対するＩｄ−Ｖ
ｇｓ特性を示したグラフ図。
ｇｓ特性を示したグラフ図。
【図１９】 ＮＭＯＳトランジスタに対するＩｄ−Ｖ
ｇｓ特性を示したグラフ図。
ｇｓ特性を示したグラフ図。
【図２０】 本発明の一実施例をテストする場合に使用
したＢｉＣＭＯＳリングセルを示した説明図。
したＢｉＣＭＯＳリングセルを示した説明図。
２ バイポーラトランジスタ ４ ＮＭＯＳトランジスタ ６ ＰＭＯＳトランジスタ ８ ＣＭＯＳ構成 １０ 基板 １１ エピタキシャル層 １２，１４ ウエル １６ 埋め込み層 １８ ベース ３２ ウエルタップ ５４ シリサイド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン マーク レイビガー アメリカ合衆国， ワシントン 98338, グラハム， ナインティーナインス アベニュー イースト 25701 (56)参考文献 特開 昭57−106068（ＪＰ，Ａ) 特開 平２−63157（ＪＰ，Ａ) 特開 昭57−199260（ＪＰ，Ａ) 特開 昭61−210662（ＪＰ，Ａ) 特開 昭61−274359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/8238 H01L 27/06 H01L 27/092
Claims (15)
- 【請求項１】 第一導電型のチャンネル領域と前記第一
導電型のドープしたウエル領域内に形成されており上表
面を具備するソース及びドレイン領域を有する基板にお
いて、前記チャンネル領域が酸化物層によってドープし
たポリシリコンゲートから離隔されており、前記ゲート
は少なくとも一つの側壁表面と上表面とを有しており、
前記ソース及びドレイン領域と前記ゲートとが第一電界
効果装置を画定し、前記ソース及びドレイン領域の内の
一方の領域が上表面と側壁表面とを持った第一導電型の
ドープした第一ポリシリコン領域と自己整合しており、
前記電界効果装置に対してウエルタップとソース／ドレ
インコンタクトとを合体的に形成する半導体装置の製造
方法において、 前記一方の領域と隣接し且つ前記第一ポリシリコン領域
の少なくとも一部とに自己整合して前記基板内に第一導
電型の接続領域を形成して前記接続領域により前記ウエ
ル領域と前記第一ポリシリコン領域との間に実質的に導
電性の経路の一部を与えて前記第一ポリシリコン領域を
ウエルタップとして形成し、 前記第一ポリシリコン領域の少なくとも上表面及び少な
くとも側壁表面及び前記一方の領域の上表面の少なくと
も一部の上に金属シリサイド層を形成して前記シリサイ
ド層により前記一方の領域と前記第一ポリシリコン領域
との間に実質的に導電性の経路を形成して前記第一ポリ
シリコン領域を前記一方の領域に対するコンタクトとし
て形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、前記一方の領域が前
記第一導電型と異なる第二導電型であることを特徴とす
る半導体装置の製造方法。 - 【請求項３】 請求項１において、前記第一ポリシリコ
ン領域が、第二電界効果装置のソース及びドレイン領域
の内の一方で第一導電型を有している一方の領域とコン
タクトしており、前記金属シリサイド層を形成するステ
ップが、更に、前記第二電界効果装置の前記一方の領域
の上表面の少なくとも一部の上に金属シリサイドを形成
することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１において、更に、前記ゲートの
少なくとも側壁上に選択的に酸化物を設けることを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項４において、前記酸化物を設ける
ステップが、前記基板の少なくとも一部を酸化物でコー
ティングし、前記酸化物コーティングの一部をエッチン
グして前記ゲートの少なくとも第一側壁上に少なくとも
スペーサ酸化物層を残存させ、少なくとも前記第一ゲー
ト側壁酸化物層をマスキングし、マスクされていない酸
化物を除去するためにエッチングする、ことを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項４において、前記金属シリサイド
層が、前記第一ポリシリコン領域の側壁から、実質的に
前記ゲートの少なくとも一方の側壁上の前記酸化物に達
するまで延在していることを特徴とする半導体装置の製
造方法。 - 【請求項７】 請求項１において、前記金属シリサイド
層を形成するステップが、少なくとも前記第一ポリシリ
コン領域の上表面及び側壁及び前記一方の領域の上表面
の少なくとも一部を耐火性金属でコーティングし、前記
第一ポリシリコン領域及び前記一方の領域と隣接する前
記耐火性金属の少なくとも一部を前記ポリシリコン及び
前記基板の一部と反応させ、前記耐火性金属の未反応部
分を除去することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７において、前記除去ステップ
が、前記耐火性金属を、Ｈ2Ｏ2及びＮＨ3ＯＨから構成
されるグループから選択した物質と接触させることを特
徴とする半導体装置の製造方法。 - 【請求項９】 電界効果装置用の合体したウエルタップ
及びソース／ドレインコンタクトを形成する半導体装置
の製造方法において、 第一導電型を有する少なくとも１個の第一分離ウエルを
有する基板を設け、 前記基板内に第一導電型と異なる第二導電型のドープし
たソース及びドレイン領域を形成すると共にチャンネル
領域を形成し、 前記基板の一部の上にゲート酸化物層を設け、 前記基板の少なくとも一部の上にポリシリコン層を形成
し、 前記ポリシリコン層の第一領域をドープして前記ゲート
酸化物層の上に前記ソース及びドレインと共に第一電界
効果装置を画定するゲートを形成し、 前記ポリシリコン層の第二領域をドープして前記第二領
域を第一導電型とし、 前記ポリシリコン層の一部を選択的にエッチングして前
記第一及び第二領域の間に空間を画定して前記基板の前
記ソース及びドレイン領域の内の一方の領域の上表面を
露出させ、 前記第二領域からドーピング物質を前記基板内に拡散さ
せて前記一方の領域と隣接して自己整合的に拡散領域を
形成して前記第二領域と前記分離ウエルとの間に実質的
に導電性の経路の一部を与えて前記第二領域をウエルタ
ップとして構成し、 前記第二領域の上表面及び側壁表面及び前記一方の領域
を少なくとも部分的に金属シリサイドでコーティングし
て前記金属シリサイドにより前記第二領域と前記一方の
領域との間において実質的に導電性の経路を形成して前
記第二領域を前記一方の領域に対するコンタクトとして
構成する、 上記各ステップを有していることを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項９において、前記第二領域が第
二電界効果トランジスタのソース及びドレイン領域の内
の一方で第一導電型を有している一方の領域とコンタク
トしており、前記コーティングステップが、更に、前記
第二電界効果装置の前記一方の領域の上表面の少なくと
も一部を金属シリサイドでコーティングすることを特徴
とする半導体装置の製造方法。 - 【請求項１１】 半導体装置において、上表面を具備す
るソース及びドレイン領域を持った基板が設けられてお
り、前記ソース及びドレイン領域の少なくとも一部を実
質的に取巻く前記基板のウエル領域が設けられており、
前記ウエル領域は第一導電型を有しており、前記ソース
及びドレイン領域に隣接してチャンネル領域が設けられ
ており、前記チャンネル領域の少なくとも一部に隣接し
て前記基板の表面上にゲート酸化物層が形成されてお
り、前記酸化物層の上にポリシリコンゲートが形成され
ており、前記ゲートは上表面及び少なくとも一つの側壁
を有しており、前記ソース及びドレイン領域及び前記ゲ
ートは第一電界効果装置を画定しており、第一導電型の
第一ポリシリコン領域が前記ソース及びドレイン領域の
内の一方の領域と自己整合しており、前記第一ポリシリ
コン領域は上表面及び側壁表面を有しており、前記一方
の領域に隣接すると共に前記第一ポリシリコン領域と自
己整合して接続領域が前記第一導電型の基板内に形成さ
れており、前記接続領域は前記第一ポリシリコン領域と
前記ウエル領域との間に実質的に導電性の経路の少なく
とも一部を与えて前記第一ポリシリコン領域をウエルタ
ップとして構成しており、前記第一ポリシリコン領域の
少なくとも上表面及び少なくとも一つの側壁表面及び前
記一方の領域の上表面の少なくとも一部が金属シリサイ
ドで実質的にコーティングされており、前記金属シリサ
イドが前記一方の領域と前記第一ポリシリコン領域との
間に実質的に導電性の経路を与えて前記第一ポリシリコ
ン領域を前記一方の領域に対するコンタクトとして構成
していることを特徴とする半導体装置。 - 【請求項１２】 請求項１１において、更に、前記ゲー
トの側壁上に酸化物スペーサが設けられていることを特
徴とする半導体装置。 - 【請求項１３】 請求項１２において、前記金属シリサ
イド層が、前記第一ポリシリコン領域の側壁から実質的
に前記ゲートの側壁上の前記酸化物に至るまで延在して
いることを特徴とする半導体装置。 - 【請求項１４】 請求項１３において、前記一方の領域
が前記第一導電型と異なる第二導電型を有していること
を特徴とする半導体装置。 - 【請求項１５】 請求項１４において、更に、ソース及
びドレイン領域を持った第二電界効果トランジスタが設
けられており、前記第一ポリシリコン領域の少なくとも
一部が前記第二電界効果装置の前記ソース及びドレイン
領域の内の一方の領域に隣接しており、前記第二電界効
果装置の前記一方の領域が第一導電型を有しており、且
つ前記金属シリサイドが、実質的に、前記第二電界効果
装置の前記一方の領域の上表面の少なくとも一部をコー
ティングしていることを特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/503,345 US5079182A (en) | 1990-04-02 | 1990-04-02 | Bicmos device having self-aligned well tap and method of fabrication |
| US503345 | 1995-07-17 |
Publications (2)
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|---|---|
| JPH0645532A JPH0645532A (ja) | 1994-02-18 |
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Family
ID=24001704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14427991A Expired - Lifetime JP3174593B2 (ja) | 1990-04-02 | 1991-04-02 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5079182A (ja) |
| EP (1) | EP0451632A3 (ja) |
| JP (1) | JP3174593B2 (ja) |
| KR (1) | KR100230610B1 (ja) |
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