JPH09186324A - ケイ化物化されたゲートおよび接触体を備えた電力用トランジスタ - Google Patents
ケイ化物化されたゲートおよび接触体を備えた電力用トランジスタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 ゲートのシート抵抗値が小さく、かつソース
およびドレインの接触体抵抗値が小さい、電力用電界効
果トランジスタを提供する。 【解決手段】 この電力用電界効果トランジスタはポリ
シリコン・ゲート体４０、４２を有し、そしてこのポリ
シリコン・ゲート体４０、４２は、それぞれ、その外側
表面の上に配置されたケイ化白金接触体層７４、７８を
有し、さらに、Ｎ＋形ドレイン領域６４と、ケイ化白金
ソース接触体層７５、７７を有する。Ｎ＋形ドレイン領
域６４は、その外側表面の上に作成されたケイ化白金ド
レイン接触体層７６をまた有する。作成の間、マスク体
７０、７２と共に、側壁スペーサ５０、５２を用いるこ
とにより、ゲート体４０、４２と、ケイ化白金ゲート接
触体層７４、７８との両方から、ケイ化白金層７６を確
実に間隔距離を有して配置することができる。
およびドレインの接触体抵抗値が小さい、電力用電界効
果トランジスタを提供する。 【解決手段】 この電力用電界効果トランジスタはポリ
シリコン・ゲート体４０、４２を有し、そしてこのポリ
シリコン・ゲート体４０、４２は、それぞれ、その外側
表面の上に配置されたケイ化白金接触体層７４、７８を
有し、さらに、Ｎ＋形ドレイン領域６４と、ケイ化白金
ソース接触体層７５、７７を有する。Ｎ＋形ドレイン領
域６４は、その外側表面の上に作成されたケイ化白金ド
レイン接触体層７６をまた有する。作成の間、マスク体
７０、７２と共に、側壁スペーサ５０、５２を用いるこ
とにより、ゲート体４０、４２と、ケイ化白金ゲート接
触体層７４、７８との両方から、ケイ化白金層７６を確
実に間隔距離を有して配置することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
電子デバイスの分野に関する。さらに詳細にいえば、本
発明は、ケイ化物化されたゲートおよび接触体を有する
ＭＯＳ電力用トランジスタと、その製造法に関する。
電子デバイスの分野に関する。さらに詳細にいえば、本
発明は、ケイ化物化されたゲートおよび接触体を有する
ＭＯＳ電力用トランジスタと、その製造法に関する。
【０００２】
【発明が解決しようとする課題】電力用への応用または
ＲＦへの応用に用いられる電界効果トランジスタは、か
なり大量の電流を、非常に高い周波数でスイッチしなけ
ればならない。これらの電界効果トランジスタが小型に
なることは、ソースからドレインまでの全抵抗値と接合
静電容量値とを小さくするのに役立つ。これらの両方の
特性により、高い周波数でデバイスが電力を処理する能
力が増強されることが可能になる。トランジスタが小型
化してチヤンネル長が小さくなる時、ゲートの線幅はま
すます小さくなり、そしてＲＣ遅延に対するシート抵抗
値の寄与が増大し、ＲＦへの応用において特性に非常に
大きな影響を与える。電力用トランジスタは必ずしも高
速でスイッチされなければならないわけではないが、こ
のＲＣ遅延は、トランジスタがどのように一様にスイッ
チされるかに対しますます大きな影響を与える。もし電
力用トランジスタが一様にスイッチされないならば、ト
ランジスタの局所的領域において、信頼性をもって処理
することができる以上の電流が流れることが要求され、
その結果、電力用トランジスタが破壊することがあるで
あろう。これらの要求のために、トランジスタのソース
およびドレインに対し抵抗率の小さな接触体を備えると
共に、抵抗率の小さなゲート部材を得るための処理工程
に対し、種々の解決法が研究されている。
ＲＦへの応用に用いられる電界効果トランジスタは、か
なり大量の電流を、非常に高い周波数でスイッチしなけ
ればならない。これらの電界効果トランジスタが小型に
なることは、ソースからドレインまでの全抵抗値と接合
静電容量値とを小さくするのに役立つ。これらの両方の
特性により、高い周波数でデバイスが電力を処理する能
力が増強されることが可能になる。トランジスタが小型
化してチヤンネル長が小さくなる時、ゲートの線幅はま
すます小さくなり、そしてＲＣ遅延に対するシート抵抗
値の寄与が増大し、ＲＦへの応用において特性に非常に
大きな影響を与える。電力用トランジスタは必ずしも高
速でスイッチされなければならないわけではないが、こ
のＲＣ遅延は、トランジスタがどのように一様にスイッ
チされるかに対しますます大きな影響を与える。もし電
力用トランジスタが一様にスイッチされないならば、ト
ランジスタの局所的領域において、信頼性をもって処理
することができる以上の電流が流れることが要求され、
その結果、電力用トランジスタが破壊することがあるで
あろう。これらの要求のために、トランジスタのソース
およびドレインに対し抵抗率の小さな接触体を備えると
共に、抵抗率の小さなゲート部材を得るための処理工程
に対し、種々の解決法が研究されている。
【０００３】抵抗率の小さなゲート部材を得るための１
つの方法は、モリブデンのような耐熱性の金属を用いる
ことである。モリブデンを用いることにより極めて小さ
な抵抗率が得られるが、モリブデンに対しては特別の処
理工程が必要である。そして沈着された膜の中には、ゲ
ート酸化物に好ましくないトラップを生ずることがない
ようにといった配慮により、酸化性雰囲気に対し完全に
不動態化させ、そしてパターン作成のための部材を高い
信頼性をもってエッチングを行う手段が必要である。ま
た、モリブデン・ゲートは、ソース領域およびドレイン
領域に対して必要な小さな抵抗値に関し配慮が十分では
ない。
つの方法は、モリブデンのような耐熱性の金属を用いる
ことである。モリブデンを用いることにより極めて小さ
な抵抗率が得られるが、モリブデンに対しては特別の処
理工程が必要である。そして沈着された膜の中には、ゲ
ート酸化物に好ましくないトラップを生ずることがない
ようにといった配慮により、酸化性雰囲気に対し完全に
不動態化させ、そしてパターン作成のための部材を高い
信頼性をもってエッチングを行う手段が必要である。ま
た、モリブデン・ゲートは、ソース領域およびドレイン
領域に対して必要な小さな抵抗値に関し配慮が十分では
ない。
【０００４】電界効果トランジスタの小さな抵抗率を有
するゲートを作成するためのまた別の方式は、ケイ化タ
ングステンを用いることである。ケイ化タングステンは
高い処理工程温度に耐えることができ、そして約７０×
１０-6オーム・センチメートルの抵抗率を有している。
このケイ化物は、金属とシリコンの混合体を同時にスパ
ッタリングすることにより作成される。高い温度での処
理工程の期間中におけるケイ化タングステンの安定度と
その沈着の方法は、ポリサイド処理工程に対してそれを
適切なものとするが、しかしまた、ソース接触体領域お
よびドレイン接触体領域に関する配慮が十分ではない。
するゲートを作成するためのまた別の方式は、ケイ化タ
ングステンを用いることである。ケイ化タングステンは
高い処理工程温度に耐えることができ、そして約７０×
１０-6オーム・センチメートルの抵抗率を有している。
このケイ化物は、金属とシリコンの混合体を同時にスパ
ッタリングすることにより作成される。高い温度での処
理工程の期間中におけるケイ化タングステンの安定度と
その沈着の方法は、ポリサイド処理工程に対してそれを
適切なものとするが、しかしまた、ソース接触体領域お
よびドレイン接触体領域に関する配慮が十分ではない。
【０００５】ポリサイド処理工程とは異なる処理工程と
しての低電力、低電圧の技術の多くは、トランジスタの
活性ソース領域および活性ドレイン領域と共に、ゲート
をケイ化物化する技術を利用している。ケイ化物化する
ことにより、高速スイッチングのために必要である改良
されたゲート抵抗値と、小さなソース／ドレイン抵抗値
との両方が得られる。この方法の１つの欠点は、ソース
領域とドレイン領域との両方の中のケイ化物が、側壁酸
化物により間隔距離を有して配置されたポリ・ゲートに
隣接して配置される時、高電圧部品の製造が妨げられる
ことである。このことにより、ＢＶｄｓｓの影響のため
に、低電圧トランジスタが結果として得られる。これら
の技術に用いられる典型的な部材は、チタンおよび白金
である。ケイ化チタンの抵抗率は、約１３×１０-6ない
し１６×１０-6オーム・センチメートルであり、一方ケ
イ化白金の抵抗率は、約２８×１０-6ないし３５×１０
-6オーム・センチメートルである。これらの部材はいず
れも、ケイ化タングステンが耐えられるような高温処理
工程に耐えることができなく、したがってこの温度に関
する制限のために、温度の経費がはるかに安い製造処理
工程の限度の近で処理工程を行わなければならない。
しての低電力、低電圧の技術の多くは、トランジスタの
活性ソース領域および活性ドレイン領域と共に、ゲート
をケイ化物化する技術を利用している。ケイ化物化する
ことにより、高速スイッチングのために必要である改良
されたゲート抵抗値と、小さなソース／ドレイン抵抗値
との両方が得られる。この方法の１つの欠点は、ソース
領域とドレイン領域との両方の中のケイ化物が、側壁酸
化物により間隔距離を有して配置されたポリ・ゲートに
隣接して配置される時、高電圧部品の製造が妨げられる
ことである。このことにより、ＢＶｄｓｓの影響のため
に、低電圧トランジスタが結果として得られる。これら
の技術に用いられる典型的な部材は、チタンおよび白金
である。ケイ化チタンの抵抗率は、約１３×１０-6ない
し１６×１０-6オーム・センチメートルであり、一方ケ
イ化白金の抵抗率は、約２８×１０-6ないし３５×１０
-6オーム・センチメートルである。これらの部材はいず
れも、ケイ化タングステンが耐えられるような高温処理
工程に耐えることができなく、したがってこの温度に関
する制限のために、温度の経費がはるかに安い製造処理
工程の限度の近で処理工程を行わなければならない。
【０００６】
【課題を解決するための手段】したがって、ゲートのシ
ート抵抗値とデバイスのソースおよびドレインの接触体
抵抗値とを小さくするためにケイ化白金を用いた、しか
しデバイスの低電圧ブレークダウンを防止するためにケ
イ化白金領域を相互に安全な距離に保持しなければなら
ない、電力用電界効果デバイスが要請されている。
ート抵抗値とデバイスのソースおよびドレインの接触体
抵抗値とを小さくするためにケイ化白金を用いた、しか
しデバイスの低電圧ブレークダウンを防止するためにケ
イ化白金領域を相互に安全な距離に保持しなければなら
ない、電力用電界効果デバイスが要請されている。
【０００７】本発明により、先行技術の装置および処理
工程の方法に付随する欠点が事実上ない、または欠点が
大幅に少ない、電力用トランジスタが得られる。本発明
の１つの実施例により、ドレイン領域と接触して作成さ
れたケイ化白金を備えたドレイン領域を有する、電力用
トランジスタが得られる。このトランジスタはまた、ゲ
ート体と接触して作成されたケイ化白金を備えたゲート
体を有する。ドレイン領域とケイ化白金ドレイン接触体
層は、ゲート体およびケイ化白金ゲート接触体層から間
隔距離を有して配置される。
工程の方法に付随する欠点が事実上ない、または欠点が
大幅に少ない、電力用トランジスタが得られる。本発明
の１つの実施例により、ドレイン領域と接触して作成さ
れたケイ化白金を備えたドレイン領域を有する、電力用
トランジスタが得られる。このトランジスタはまた、ゲ
ート体と接触して作成されたケイ化白金を備えたゲート
体を有する。ドレイン領域とケイ化白金ドレイン接触体
層は、ゲート体およびケイ化白金ゲート接触体層から間
隔距離を有して配置される。
【０００８】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明をさらに完全に理解することができるであ
ろう。添付図面において、対応する部品には同等な参照
番号が付されている。
より、本発明をさらに完全に理解することができるであ
ろう。添付図面において、対応する部品には同等な参照
番号が付されている。
【０００９】高電圧への応用、電力用への応用、またＲ
Ｆへの応用に対して用いられる電界効果デバイスでは拡
大縮小が行われるので、トランジスタの動作電圧に悪い
影響を与えないままで、抵抗率の小さなトランジスタ・
ゲートを得ることが必要である。本発明のトランジスタ
構造体により、これらの２つの要請を満たすことができ
る。すなわち、動作電圧に悪い影響を与えないようにし
ながら、ゲート抵抗率を小さくし、そしてソース／ドレ
イン接触体の抵抗値を小さくすることができ、良好なシ
ョットキ・ダイオードを集積化し、そして製造工程にお
いて単一のケイ化物を用いることができる。ショットキ
・ダイオードに対するこの要請は、本発明では、単一ケ
イ化物としてケイ化白金を用いて実施することを中心と
するが、しかしもし二元ケイ化物が許容されるならば、
本発明はまた、ケイ化白金活性領域と共にケイ化チタン
・ポリを用いて実施することもできる。例えば、本発明
の１つの実施例により、接触体領域の中に作成されたケ
イ化白金層を備えたソース領域およびドレイン領域を有
するトランジスタと、白金ケイ化物化ショットキ・ダイ
オードと、小さなＲＣ遅延装置のための白金ケイ化物化
されたポリシリコン・ゲートとが得られる。
Ｆへの応用に対して用いられる電界効果デバイスでは拡
大縮小が行われるので、トランジスタの動作電圧に悪い
影響を与えないままで、抵抗率の小さなトランジスタ・
ゲートを得ることが必要である。本発明のトランジスタ
構造体により、これらの２つの要請を満たすことができ
る。すなわち、動作電圧に悪い影響を与えないようにし
ながら、ゲート抵抗率を小さくし、そしてソース／ドレ
イン接触体の抵抗値を小さくすることができ、良好なシ
ョットキ・ダイオードを集積化し、そして製造工程にお
いて単一のケイ化物を用いることができる。ショットキ
・ダイオードに対するこの要請は、本発明では、単一ケ
イ化物としてケイ化白金を用いて実施することを中心と
するが、しかしもし二元ケイ化物が許容されるならば、
本発明はまた、ケイ化白金活性領域と共にケイ化チタン
・ポリを用いて実施することもできる。例えば、本発明
の１つの実施例により、接触体領域の中に作成されたケ
イ化白金層を備えたソース領域およびドレイン領域を有
するトランジスタと、白金ケイ化物化ショットキ・ダイ
オードと、小さなＲＣ遅延装置のための白金ケイ化物化
されたポリシリコン・ゲートとが得られる。
【００１０】図１〜図８は、本発明の１つの実施例に従
う電力用電界効果トランジスタを作成するのに用いるこ
とができる順次の処理工程段階を示した図である。基板
１０は、ホウ素のようなＰ形イオンが十分な量だけ添加
されたＰ＋形基板である。Ｐ＋形基板１０の外側表面の
上に、Ｐ形半導体部材のエピタクシャル層１２が成長さ
れる。本発明の電力用デバイスは、エピタクシャル層１
２の外側表面の近傍の領域の中に作成される。エピタク
シャル層１２の外側表面の上に、酸化物１４のマスク層
が成長される。従来のリソグラフィ技術により、層１４
がパターンに作成されそしてエッチングが行われて、エ
ピタクシャル層１２の外側部分の特定の領域が露出され
る。次に、ホウ素イオンの注入が行われ、図１に示され
ているように、Ｐ＋形領域１６および１８が作成され
る。領域１６および１８は、高エネルギの注入段階と焼
鈍し段階とを用いて作成される。領域１６および１８
は、領域１０に対する抵抗値の小さな裏側電流路の役割
を果たす。
う電力用電界効果トランジスタを作成するのに用いるこ
とができる順次の処理工程段階を示した図である。基板
１０は、ホウ素のようなＰ形イオンが十分な量だけ添加
されたＰ＋形基板である。Ｐ＋形基板１０の外側表面の
上に、Ｐ形半導体部材のエピタクシャル層１２が成長さ
れる。本発明の電力用デバイスは、エピタクシャル層１
２の外側表面の近傍の領域の中に作成される。エピタク
シャル層１２の外側表面の上に、酸化物１４のマスク層
が成長される。従来のリソグラフィ技術により、層１４
がパターンに作成されそしてエッチングが行われて、エ
ピタクシャル層１２の外側部分の特定の領域が露出され
る。次に、ホウ素イオンの注入が行われ、図１に示され
ているように、Ｐ＋形領域１６および１８が作成され
る。領域１６および１８は、高エネルギの注入段階と焼
鈍し段階とを用いて作成される。領域１６および１８
は、領域１０に対する抵抗値の小さな裏側電流路の役割
を果たす。
【００１１】次に、層１４がエピタクシャル層１２の外
側表面から除去される。次に、図２に示されているよう
に、エピタクシャル層１２の外側表面の上に、Ｐ形ウエ
ル酸化物層２０が成長される。次に、フォトレジスト２
２の層が沈着されそしてパターンに作成されて、図２に
示されているように、活性領域の中に開口部が作成され
る。次に、フォトレジスト２２のこの開口部の中に、ホ
ウ素のようなＰ形不純物が注入され、図２に示されてい
るように、Ｐ形ウエル領域２４および２６が作成され
る。図２には領域１６と領域１８との間に２個のＰ形ウ
エル領域が示されているが、デバイスの実際の構造体で
は、領域１６と領域１８との間に、多数個の分離したＰ
形ウエル領域を有することができる、または１個のＰ形
ウエル領域を有することができる、ことが理解されるは
ずである。Ｐ形ウエル領域２４および２６が作成された
後、フォトレジスト層２２およびＰ形ウエル酸化物層２
０が、エピタクシャル層１２の外側表面から除去され
る。この除去工程段階の後、エピタクシャル層１２の外
側表面の上に、パッド酸化物層２８が成長される。次
に、パッド酸化物層２８の上に、窒化シリコンの層３０
が沈着される。次に、図３に示されているように、フォ
トレジスト層３２を用いて、窒化シリコン層３０がパタ
ーンに作成されそしてエッチングが行われる。次に、フ
ォトレジスト層３２が除去され、そしてこの構造体に局
所的酸化工程が行われる。それにより、窒化シリコンの
層３０で被覆されていないパッド酸化物層２８の領域
が、厚い酸化物領域に成長するであろう。一方、窒化シ
リコンの層３０で被覆されている領域では、酸化物はほ
とんど成長しないであろう。
側表面から除去される。次に、図２に示されているよう
に、エピタクシャル層１２の外側表面の上に、Ｐ形ウエ
ル酸化物層２０が成長される。次に、フォトレジスト２
２の層が沈着されそしてパターンに作成されて、図２に
示されているように、活性領域の中に開口部が作成され
る。次に、フォトレジスト２２のこの開口部の中に、ホ
ウ素のようなＰ形不純物が注入され、図２に示されてい
るように、Ｐ形ウエル領域２４および２６が作成され
る。図２には領域１６と領域１８との間に２個のＰ形ウ
エル領域が示されているが、デバイスの実際の構造体で
は、領域１６と領域１８との間に、多数個の分離したＰ
形ウエル領域を有することができる、または１個のＰ形
ウエル領域を有することができる、ことが理解されるは
ずである。Ｐ形ウエル領域２４および２６が作成された
後、フォトレジスト層２２およびＰ形ウエル酸化物層２
０が、エピタクシャル層１２の外側表面から除去され
る。この除去工程段階の後、エピタクシャル層１２の外
側表面の上に、パッド酸化物層２８が成長される。次
に、パッド酸化物層２８の上に、窒化シリコンの層３０
が沈着される。次に、図３に示されているように、フォ
トレジスト層３２を用いて、窒化シリコン層３０がパタ
ーンに作成されそしてエッチングが行われる。次に、フ
ォトレジスト層３２が除去され、そしてこの構造体に局
所的酸化工程が行われる。それにより、窒化シリコンの
層３０で被覆されていないパッド酸化物層２８の領域
が、厚い酸化物領域に成長するであろう。一方、窒化シ
リコンの層３０で被覆されている領域では、酸化物はほ
とんど成長しないであろう。
【００１２】図４には、この局所的酸化工程の結果とし
て作成されたフィールド酸化物領域３４および３６が示
されている。図４に示されているように、この局所的酸
化工程の後、窒化物層３０がまた除去される。
て作成されたフィールド酸化物領域３４および３６が示
されている。図４に示されているように、この局所的酸
化工程の後、窒化物層３０がまた除去される。
【００１３】図５に示されているように、フィールド酸
化物領域３４とフィールド酸化物領域３６との間のエピ
タクシャル層１２の外側表面が、ブランケット酸化物デ
グレージングによりすべての酸化物が除去される。次
に、この領域の上に犠牲となるゲート酸化物（図示され
ていない）が成長され、そして除去される。最後に、領
域３４と３６との間および領域１６と１８の上の全表面
を被覆するように、ゲート酸化物層３８が成長される。
次に、ポリシリコンの層が沈着され、そして従来のリソ
グラフィ技術を用いてパターンに作成され、そしてエッ
チングされて、図５に示されているようなポリシリコン
・ゲート４０および４２が作成される。次に、フォトレ
ジスト層４４が沈着され、そしてその後パターンに作成
されて、ポリシリコン・ゲート４０と４２の間の領域が
露出される。ゲート４０と４２の間の領域は、最終的
に、この電力用デバイスのドレインを構成し、一方、ゲ
ート４０と領域３４との間の領域およびゲート４２と領
域３６との間の領域は、このデバイスのソースを構成す
るであろう。次に、ヒ素イオンとリン・イオンとを組み
合わせたイオンがゲート４０と４２との間の領域の中に
注入され、その際、ゲート４０および４２の内側端部と
自己整合したＮ−形領域４６が作成される。Ｎ−形領域
４６の深さは、０．２８ミクロンないし０．３ミクロン
の程度である。この領域は最終的にＲＥＳＵＲＦドリフ
ト領域を形成し、そしてこの領域により、このデバイス
のブレークダウン電圧が増大することが得られ、一方、
デバイスのチヤンネルに対し適切に小さな抵抗値を得る
ことができる。
化物領域３４とフィールド酸化物領域３６との間のエピ
タクシャル層１２の外側表面が、ブランケット酸化物デ
グレージングによりすべての酸化物が除去される。次
に、この領域の上に犠牲となるゲート酸化物（図示され
ていない）が成長され、そして除去される。最後に、領
域３４と３６との間および領域１６と１８の上の全表面
を被覆するように、ゲート酸化物層３８が成長される。
次に、ポリシリコンの層が沈着され、そして従来のリソ
グラフィ技術を用いてパターンに作成され、そしてエッ
チングされて、図５に示されているようなポリシリコン
・ゲート４０および４２が作成される。次に、フォトレ
ジスト層４４が沈着され、そしてその後パターンに作成
されて、ポリシリコン・ゲート４０と４２の間の領域が
露出される。ゲート４０と４２の間の領域は、最終的
に、この電力用デバイスのドレインを構成し、一方、ゲ
ート４０と領域３４との間の領域およびゲート４２と領
域３６との間の領域は、このデバイスのソースを構成す
るであろう。次に、ヒ素イオンとリン・イオンとを組み
合わせたイオンがゲート４０と４２との間の領域の中に
注入され、その際、ゲート４０および４２の内側端部と
自己整合したＮ−形領域４６が作成される。Ｎ−形領域
４６の深さは、０．２８ミクロンないし０．３ミクロン
の程度である。この領域は最終的にＲＥＳＵＲＦドリフ
ト領域を形成し、そしてこの領域により、このデバイス
のブレークダウン電圧が増大することが得られ、一方、
デバイスのチヤンネルに対し適切に小さな抵抗値を得る
ことができる。
【００１４】図６は、このデバイスのソースおよびドレ
インのＮ＋領域を作成するのに用いられる一連の段階を
示した図である。最初に、デバイスの外側表面の上の全
体に、酸化物の層が沈着される。次に、この層に異方的
エッチングが行われて、ゲート体４０の両側の端部に側
壁スペーサ体４８および５０が作成され、およびゲート
体４２の両側の端部に側壁スペーサ体５２および５４が
作成される。この時点で、外側表面の全体の上に、テト
ラエチルオルソシリケート（ＴＥＯＳ）の薄い層５５が
沈着される。層５５は、後の注入段階において、基板が
受ける損傷を少なくする役割を果たす。層５５の厚さ
は、３００オングストロームの程度である。
インのＮ＋領域を作成するのに用いられる一連の段階を
示した図である。最初に、デバイスの外側表面の上の全
体に、酸化物の層が沈着される。次に、この層に異方的
エッチングが行われて、ゲート体４０の両側の端部に側
壁スペーサ体４８および５０が作成され、およびゲート
体４２の両側の端部に側壁スペーサ体５２および５４が
作成される。この時点で、外側表面の全体の上に、テト
ラエチルオルソシリケート（ＴＥＯＳ）の薄い層５５が
沈着される。層５５は、後の注入段階において、基板が
受ける損傷を少なくする役割を果たす。層５５の厚さ
は、３００オングストロームの程度である。
【００１５】次に、フォトレジストの層が沈着されそし
てパターンに作成されて、図６に示されているように、
フォトレジスト・マスク５６、５７、５８、および５９
が作成される。マスク５６とマスク５８との間の開口部
は、側壁５０と側壁５２との間のドレイン領域のほぼ中
央に配置される。次に、３×１０15イオン／ｃｍ2 の濃
度のヒ素イオンの注入が行われて、ソースＮ＋領域６０
および６２と、ドレインＮ＋領域６４とが作成される。
マスク５６および５８の作用により、ドレインＮ＋領域
６４の端部が、ポリシリコン・ゲート４０およびポリシ
リコン・ゲート４２の内側に配置されるチヤンネル領域
から間隔距離を有して配置される。次に、マスク５６お
よび５８が除去される。
てパターンに作成されて、図６に示されているように、
フォトレジスト・マスク５６、５７、５８、および５９
が作成される。マスク５６とマスク５８との間の開口部
は、側壁５０と側壁５２との間のドレイン領域のほぼ中
央に配置される。次に、３×１０15イオン／ｃｍ2 の濃
度のヒ素イオンの注入が行われて、ソースＮ＋領域６０
および６２と、ドレインＮ＋領域６４とが作成される。
マスク５６および５８の作用により、ドレインＮ＋領域
６４の端部が、ポリシリコン・ゲート４０およびポリシ
リコン・ゲート４２の内側に配置されるチヤンネル領域
から間隔距離を有して配置される。次に、マスク５６お
よび５８が除去される。
【００１６】図７に示されているように、この構造体の
外側全表面の上を最終的に被覆するように、ＴＥＯＳ層
６６が沈着される。その後、スピン・オン・ガラス層ま
たはホウ・リン・ケイ酸ガラス層６８が、層６６の外側
表面を被覆するように沈着される。還流されるスピン・
オン・ガラスとホウ・リン・ケイ酸ガラスはいずれも、
外側表面を最終的には被覆しないが、しかし外側表面の
中の凹部の中に堆積する傾向があり、そして、ポリシリ
コン・ゲート４０、ポリシリコン・ゲート４２、および
フィールド酸化物領域３４および３６に付随する構造体
により生ずる隆起部のような外側表面の隆起部の上に、
層６８の薄い領域を形成するであろう。
外側全表面の上を最終的に被覆するように、ＴＥＯＳ層
６６が沈着される。その後、スピン・オン・ガラス層ま
たはホウ・リン・ケイ酸ガラス層６８が、層６６の外側
表面を被覆するように沈着される。還流されるスピン・
オン・ガラスとホウ・リン・ケイ酸ガラスはいずれも、
外側表面を最終的には被覆しないが、しかし外側表面の
中の凹部の中に堆積する傾向があり、そして、ポリシリ
コン・ゲート４０、ポリシリコン・ゲート４２、および
フィールド酸化物領域３４および３６に付随する構造体
により生ずる隆起部のような外側表面の隆起部の上に、
層６８の薄い領域を形成するであろう。
【００１７】次に、フォトレジストの層が沈着されそし
てパターンに作成されて、図７に示されているようなマ
スク７０および７２が作成される。マスク７０および７
２により、ポリシリコン・ゲート４０とポリシリコン・
ゲート４２との両方の外側表面から、ドレイン領域６４
の外側表面を分離したままの一定量の部材が確実に存在
するであろう。本発明により、ゲート４０および４２の
外側表面と、フォトレジスト領域７０および７２の間の
ドレイン領域６４の外側表面とは、ケイ化白金で被覆さ
れることにより、これらの領域の接触体抵抗値が大幅に
減少するであろう。けれども、ゲート４０および４２の
上のケイ化物層およびドレイン６４の上に作成されるべ
きケイ化物層は、相互に接触することがあってはならな
く、または相互に接近することもあってはならない。そ
うでないと、デバイスの中で短絡が起こることがある、
またはデバイスの動作中における小さな電圧でブレーク
ダウンが起こることがある。さらに、ソース領域６０お
よび６２と接触するケイ化物層が作成されるであろう。
てパターンに作成されて、図７に示されているようなマ
スク７０および７２が作成される。マスク７０および７
２により、ポリシリコン・ゲート４０とポリシリコン・
ゲート４２との両方の外側表面から、ドレイン領域６４
の外側表面を分離したままの一定量の部材が確実に存在
するであろう。本発明により、ゲート４０および４２の
外側表面と、フォトレジスト領域７０および７２の間の
ドレイン領域６４の外側表面とは、ケイ化白金で被覆さ
れることにより、これらの領域の接触体抵抗値が大幅に
減少するであろう。けれども、ゲート４０および４２の
上のケイ化物層およびドレイン６４の上に作成されるべ
きケイ化物層は、相互に接触することがあってはならな
く、または相互に接近することもあってはならない。そ
うでないと、デバイスの中で短絡が起こることがある、
またはデバイスの動作中における小さな電圧でブレーク
ダウンが起こることがある。さらに、ソース領域６０お
よび６２と接触するケイ化物層が作成されるであろう。
【００１８】次に、図７に示された最終的構造体に対
し、異方的エッチングが行われる。このエッチング工程
は、ゲート４０および４２の外側表面と、ドレイン領域
６４の外側表面と、ソース領域６０および６２の外側表
面とが露出するまで、持続して行われる。層６８の構成
とマスク７０および７２の作成のために、ゲート４０お
よび４２の外側表面と、ドレイン領域６４の外側表面
と、ソース領域６０および６２の外側表面とが、エッチ
ング工程の期間中に露出されるであろう。側壁４８およ
び５４は、ソース領域６０および６２とゲート４０およ
び４２の独立な保全性を維持し、そしてマスク７０およ
び７２は、作成されるべきドレイン・ケイ化物を、作成
されるべきゲート４０および４２とゲート・ケイ化物層
から適切な間隔距離を有して配置し、それによりトラン
ジスタのＢＶｄｓｓが保持される。
し、異方的エッチングが行われる。このエッチング工程
は、ゲート４０および４２の外側表面と、ドレイン領域
６４の外側表面と、ソース領域６０および６２の外側表
面とが露出するまで、持続して行われる。層６８の構成
とマスク７０および７２の作成のために、ゲート４０お
よび４２の外側表面と、ドレイン領域６４の外側表面
と、ソース領域６０および６２の外側表面とが、エッチ
ング工程の期間中に露出されるであろう。側壁４８およ
び５４は、ソース領域６０および６２とゲート４０およ
び４２の独立な保全性を維持し、そしてマスク７０およ
び７２は、作成されるべきドレイン・ケイ化物を、作成
されるべきゲート４０および４２とゲート・ケイ化物層
から適切な間隔距離を有して配置し、それによりトラン
ジスタのＢＶｄｓｓが保持される。
【００１９】次に、図８に示されているように、外側表
面の全体を被覆するように白金の層が沈着され、そして
その後、焼結が行われることにより、それぞれ、ポリシ
リコン・ゲート４０の全体と接触するケイ化白金層７４
が作成され、およびドレイン領域６４と接触するケイ化
白金層７６が作成され、およびポリシリコン・ゲート４
２と接触するケイ化白金層７８が作成され、およびソー
ス領域６０および６２と接触するケイ化白金層７５およ
び７７が作成される。その後、この構造体に王水でエッ
チングが行われ、ケイ化白金層７４、７５、７６、７
７、および７８を作成するための反応に参加しなかった
すべての白金が除去される。
面の全体を被覆するように白金の層が沈着され、そして
その後、焼結が行われることにより、それぞれ、ポリシ
リコン・ゲート４０の全体と接触するケイ化白金層７４
が作成され、およびドレイン領域６４と接触するケイ化
白金層７６が作成され、およびポリシリコン・ゲート４
２と接触するケイ化白金層７８が作成され、およびソー
ス領域６０および６２と接触するケイ化白金層７５およ
び７７が作成される。その後、この構造体に王水でエッ
チングが行われ、ケイ化白金層７４、７５、７６、７
７、および７８を作成するための反応に参加しなかった
すべての白金が除去される。
【００２０】従来の技術を用いることにより、ソース・
ケイ化物層７５および７７と、ゲート・ケイ化物層７４
および７８と、ドレイン・ケイ化物層７６との接触を行
うことができる。さらに、Ｎ＋形領域６０および６２の
境界の中にＰ＋形領域を注入することにより、Ｐ形ウエ
ル領域２４および２６に対するＰ＋形接触体が得られる
ように、本発明の方法の中に注入工程を介在させること
ができる。
ケイ化物層７５および７７と、ゲート・ケイ化物層７４
および７８と、ドレイン・ケイ化物層７６との接触を行
うことができる。さらに、Ｎ＋形領域６０および６２の
境界の中にＰ＋形領域を注入することにより、Ｐ形ウエ
ル領域２４および２６に対するＰ＋形接触体が得られる
ように、本発明の方法の中に注入工程を介在させること
ができる。
【００２１】本発明のまた別の実施例では、トランジス
タのゲートと接触するケイ化物層の作成、およびトラン
ジスタのソース領域およびドレイン領域と接触するケイ
化物層の作成は、２つの順次の段階で実施することがで
きる。この実施例では、マスク７０および７２の作成を
省略することができ、そして単純なエッチング・バック
処理工程を用いて、ゲート４０および４２の外側表面を
露出することができる。次に、ゲート・ケイ化物層７４
および７８が、それぞれ、ゲート４０および４２と接触
するように作成することができるであろう。ソース領域
６０および６２とドレイン領域７６とに対する接触体の
従来の作成の期間中、接触体領域の中のケイ化物層をま
た作成することができる。本発明のこの実施例により、
ゲートは全構造体を被覆するケイ化物層で構成され、そ
してソースおよびドレインはこの領域に対して作成され
た小さな接触体開口部の中にのみ作成されるケイ化物層
で構成される。
タのゲートと接触するケイ化物層の作成、およびトラン
ジスタのソース領域およびドレイン領域と接触するケイ
化物層の作成は、２つの順次の段階で実施することがで
きる。この実施例では、マスク７０および７２の作成を
省略することができ、そして単純なエッチング・バック
処理工程を用いて、ゲート４０および４２の外側表面を
露出することができる。次に、ゲート・ケイ化物層７４
および７８が、それぞれ、ゲート４０および４２と接触
するように作成することができるであろう。ソース領域
６０および６２とドレイン領域７６とに対する接触体の
従来の作成の期間中、接触体領域の中のケイ化物層をま
た作成することができる。本発明のこの実施例により、
ゲートは全構造体を被覆するケイ化物層で構成され、そ
してソースおよびドレインはこの領域に対して作成され
た小さな接触体開口部の中にのみ作成されるケイ化物層
で構成される。
【００２２】本発明のさらに別の実施例では、異なる２
段階の解決法が用いられる。ゲート４０および４２とそ
れぞれ接触するゲート・ケイ化物層７４および７８を作
成するために、同じ初期工程段階を用いることができ
る。次に、後の工程段階でマスク７０および７２を作成
することができるが、新しく作成されたゲート・ケイ化
物層７４および７８の外側表面を被覆するために、マス
ク７０および７２を拡大することができる。この実施例
により、マスク７０および７２が作成された後、ソース
領域６０および６２とドレイン領域７６とを露出するた
めに、開口部を作成することができる。次に、全ソース
領域６０および６２と全ドレイン領域６４と接触して、
ケイ化物層７５、７６、および７７を作成することがで
きる。この実施例では２つのケイ化物化段階が必要であ
るが、しかしこれらの領域に対する小さな接触体開口部
とは異なって、ソース領域とドレイン領域との全体にわ
たるケイ化物が得られる。２つの別々のケイ化物化段階
を用いる本発明の実施例は、いずれの順序でも作成する
ことができることがまた理解されるはずである。換言す
れば、ソース領域およびドレイン領域のケイ化物化は、
ゲート４０および４２のケイ化物化の前に行うことがで
きるであろう。
段階の解決法が用いられる。ゲート４０および４２とそ
れぞれ接触するゲート・ケイ化物層７４および７８を作
成するために、同じ初期工程段階を用いることができ
る。次に、後の工程段階でマスク７０および７２を作成
することができるが、新しく作成されたゲート・ケイ化
物層７４および７８の外側表面を被覆するために、マス
ク７０および７２を拡大することができる。この実施例
により、マスク７０および７２が作成された後、ソース
領域６０および６２とドレイン領域７６とを露出するた
めに、開口部を作成することができる。次に、全ソース
領域６０および６２と全ドレイン領域６４と接触して、
ケイ化物層７５、７６、および７７を作成することがで
きる。この実施例では２つのケイ化物化段階が必要であ
るが、しかしこれらの領域に対する小さな接触体開口部
とは異なって、ソース領域とドレイン領域との全体にわ
たるケイ化物が得られる。２つの別々のケイ化物化段階
を用いる本発明の実施例は、いずれの順序でも作成する
ことができることがまた理解されるはずである。換言す
れば、ソース領域およびドレイン領域のケイ化物化は、
ゲート４０および４２のケイ化物化の前に行うことがで
きるであろう。
【００２３】本発明の１つの重要な技術的利点は、電界
効果デバイスのゲート領域、ソース領域、およびドレイ
ン領域に対する小さな接触体抵抗値のために、接触体領
域に対しケイ化白金を用いることができることである。
ケイ化白金は、通常、バイポーラ装置またはＢＩ−ＣＭ
ＯＳ装置の製造の際のショットキ・ダイオードの作成に
用いられる。本発明の処理工程の方法により、ケイ化白
金技術がショットキ・デバイスを作成するのに用いられ
るのと同時に、抵抗値の小さなケイ化白金接触体層を作
成することができる。したがって、ショットキ・デバイ
スの作成のためのケイ化白金の利用と、接触体層の作成
のためのケイ化タングステンの利用とを必要とした従来
の技術とは異なって、ショットキ・デバイスとケイ化白
金接触体層とが単一のケイ化物化工程段階を用いて作成
することができる。もし装置の中のどの場所にもショッ
トキ・デバイスを作成することが要求されないならば、
本発明のケイ化白金をすべてケイ化タングステンで置換
えることができる。例えば、ケイ化白金を用いて作成さ
れる接触体層はまた、ケイ化タングステンを用いて作成
することができる。
効果デバイスのゲート領域、ソース領域、およびドレイ
ン領域に対する小さな接触体抵抗値のために、接触体領
域に対しケイ化白金を用いることができることである。
ケイ化白金は、通常、バイポーラ装置またはＢＩ−ＣＭ
ＯＳ装置の製造の際のショットキ・ダイオードの作成に
用いられる。本発明の処理工程の方法により、ケイ化白
金技術がショットキ・デバイスを作成するのに用いられ
るのと同時に、抵抗値の小さなケイ化白金接触体層を作
成することができる。したがって、ショットキ・デバイ
スの作成のためのケイ化白金の利用と、接触体層の作成
のためのケイ化タングステンの利用とを必要とした従来
の技術とは異なって、ショットキ・デバイスとケイ化白
金接触体層とが単一のケイ化物化工程段階を用いて作成
することができる。もし装置の中のどの場所にもショッ
トキ・デバイスを作成することが要求されないならば、
本発明のケイ化白金をすべてケイ化タングステンで置換
えることができる。例えば、ケイ化白金を用いて作成さ
れる接触体層はまた、ケイ化タングステンを用いて作成
することができる。
【００２４】したがって、開示された構造体により、ゲ
ート導電体と、ドレイン導電体と、ソース導電体とに対
するケイ化白金接触体に付随する極めて小さな接触体抵
抗値が得られる。さらに、用いられる処理工程では、デ
バイスがゲート・ドレイン間の短絡が起こることに対し
安全であり、およびゲート・ドレイン間のブレークダウ
ンが起こることに対し安全であることが確実に得られ
る。
ート導電体と、ドレイン導電体と、ソース導電体とに対
するケイ化白金接触体に付随する極めて小さな接触体抵
抗値が得られる。さらに、用いられる処理工程では、デ
バイスがゲート・ドレイン間の短絡が起こることに対し
安全であり、およびゲート・ドレイン間のブレークダウ
ンが起こることに対し安全であることが確実に得られ
る。
【００２５】前記において本発明が詳細に説明された
が、本発明の範囲内において、多くの変更、置換え、お
よび修正の可能であることが理解されるはずである。
が、本発明の範囲内において、多くの変更、置換え、お
よび修正の可能であることが理解されるはずである。
【００２６】以上の説明に関して更に以下の項を開示す
る。 （１） ゲート絶縁体層により半導体基板の外側表面か
ら分離された多結晶半導体ゲート体と、前記基板の前記
外側表面の中に作成され、かつ前記ゲート導電体から間
隔距離を有して配置された、導電性ドレイン領域と、前
記基板の前記外側表面の中に作成され、かつ前記基板の
中で前記ゲート体および前記ゲート絶縁体層の内側に配
置されたチヤンネル領域を定めるために、前記導電性ド
レイン領域と反対側に前記ゲート導電体から間隔距離を
有して配置された、導電性ソース領域と、前記ゲート体
の近傍に作成され、かつ第１幅寸法を有する、ソース側
壁絶縁体と、前記ゲート導電体の外側表面の上に配置さ
れたケイ化物ゲート層と、前記ドレイン領域の外側表面
の上に配置され、かつ前記第１幅寸法よりも大きな第２
幅寸法を有するドレイン側壁絶縁体により前記ゲート体
および前記ケイ化物ゲート層から間隔距離を有して配置
された、ケイ化物ドレイン層と、を有する、半導体基板
の表面の中に作成された大電流用電界効果トランジス
タ。 （２） 第１項記載のトランジスタにおいて、前記多結
晶半導体ゲート体が第１ゲート体を有し、かつ前記基板
の前記外側表面から前記ゲート絶縁体層により分離され
た第２多結晶半導体ゲート体であって、前記第１ゲート
体と前記第２ゲート体との間の前記半導体基板の前記表
面の中に配置された導電性ドレイン領域をその間に定め
るために前記第１ゲート体から間隔距離を有して配置さ
れた、前記第２多結晶半導体ゲート体と、前記第２ゲー
ト導電体の外側表面の上に作成された第２ケイ化物ゲー
ト層であって、前記第２ゲート体の近傍に作成されかつ
前記第１幅寸法よりも大きな幅寸法を有する第２ドレイ
ン側壁絶縁体により前記第２ゲート体および前記第２ケ
イ化物ゲート層から前記ケイ化物ドレイン層が間隔距離
を有して配置された、前記第２ケイ化物ゲート層と、を
さらに有する、前記トランジスタ。 （３） 第１項記載のトランジスタにおいて、Ｎ形ドレ
イン領域と前記ゲート導電体との間の前記半導体基板の
外側表面の中に作成された、少量の不純物が添加された
前記Ｎ形ドレイン領域をさらに有する、前記トランジス
タ。 （４） 第３項記載のトランジスタにおいて、前記ゲー
ト導電体の前記側壁の上に配置され、かつ少量の不純物
が添加された前記ドレイン領域の外側に配置された、側
壁絶縁体をさらに有する、前記トランジスタ。
る。 （１） ゲート絶縁体層により半導体基板の外側表面か
ら分離された多結晶半導体ゲート体と、前記基板の前記
外側表面の中に作成され、かつ前記ゲート導電体から間
隔距離を有して配置された、導電性ドレイン領域と、前
記基板の前記外側表面の中に作成され、かつ前記基板の
中で前記ゲート体および前記ゲート絶縁体層の内側に配
置されたチヤンネル領域を定めるために、前記導電性ド
レイン領域と反対側に前記ゲート導電体から間隔距離を
有して配置された、導電性ソース領域と、前記ゲート体
の近傍に作成され、かつ第１幅寸法を有する、ソース側
壁絶縁体と、前記ゲート導電体の外側表面の上に配置さ
れたケイ化物ゲート層と、前記ドレイン領域の外側表面
の上に配置され、かつ前記第１幅寸法よりも大きな第２
幅寸法を有するドレイン側壁絶縁体により前記ゲート体
および前記ケイ化物ゲート層から間隔距離を有して配置
された、ケイ化物ドレイン層と、を有する、半導体基板
の表面の中に作成された大電流用電界効果トランジス
タ。 （２） 第１項記載のトランジスタにおいて、前記多結
晶半導体ゲート体が第１ゲート体を有し、かつ前記基板
の前記外側表面から前記ゲート絶縁体層により分離され
た第２多結晶半導体ゲート体であって、前記第１ゲート
体と前記第２ゲート体との間の前記半導体基板の前記表
面の中に配置された導電性ドレイン領域をその間に定め
るために前記第１ゲート体から間隔距離を有して配置さ
れた、前記第２多結晶半導体ゲート体と、前記第２ゲー
ト導電体の外側表面の上に作成された第２ケイ化物ゲー
ト層であって、前記第２ゲート体の近傍に作成されかつ
前記第１幅寸法よりも大きな幅寸法を有する第２ドレイ
ン側壁絶縁体により前記第２ゲート体および前記第２ケ
イ化物ゲート層から前記ケイ化物ドレイン層が間隔距離
を有して配置された、前記第２ケイ化物ゲート層と、を
さらに有する、前記トランジスタ。 （３） 第１項記載のトランジスタにおいて、Ｎ形ドレ
イン領域と前記ゲート導電体との間の前記半導体基板の
外側表面の中に作成された、少量の不純物が添加された
前記Ｎ形ドレイン領域をさらに有する、前記トランジス
タ。 （４） 第３項記載のトランジスタにおいて、前記ゲー
ト導電体の前記側壁の上に配置され、かつ少量の不純物
が添加された前記ドレイン領域の外側に配置された、側
壁絶縁体をさらに有する、前記トランジスタ。
【００２７】（５） Ｐ形半導体基板を作成する段階
と、ゲート絶縁体層により前記基板の外側表面から分離
された多結晶半導体ゲート体を作成する段階と、前記基
板の前記外側表面の中に作成され、かつ前記ゲート導電
体から間隔距離を有して配置された、Ｎ形導電性ドレイ
ン領域を作成する段階と、前記ゲート導電体の外側表面
の上に配置されたケイ化白金ゲート接触体層を作成する
段階と、前記ドレイン領域の外側表面の上に配置され、
かつ前記ゲート体および前記ケイ化白金ゲート接触体層
から間隔距離を有して配置された、ケイ化白金ドレイン
接触体層を作成する段階と、を有する、大電流用電界効
果トランジスタを作成する方法。 （６） 第５項記載の方法において、ケイ化白金ドレイ
ン接触体領域およびケイ化白金ゲート層を作成する前記
段階が、前記基板の前記表面の外側でかつ前記ゲート導
電体の外側表面に整合した酸化物の層を沈着する段階を
有し、かつ整合した酸化物の前記層の外側に、前記ゲー
ト導電体と前記導電性ドレイン領域との間に配置された
フォトレジスト・マスク体を形成する整合していない絶
縁体部材の層を沈着する段階と、前記ゲート導電体層の
外側表面および前記導電性ドレイン領域の外側表面のみ
を露出するために、異方的エッチングを行う段階と、前
記ゲート導電体と前記導電性ドレイン領域の少なくとも
前記露出した外側表面を被覆する白金の層を沈着する段
階と、前記ケイ化白金ゲート接触体領域および前記ケイ
化白金ドレイン層を作成するために、前記白金層を焼結
する段階と、を有する、前記方法。 （７） 第６項記載の方法において、整合していない絶
縁体部材の層を沈着する前記段階がスピン・オン・ガラ
スの層を沈着する段階を有する、前記方法。 （８） 第６項記載の方法において、整合していない絶
縁体部材の層を沈着する前記段階が再流動したホウ・リ
ン・ケイ酸ガラスの層を沈着する段階を有する、前記方
法。 （９） 第６項記載の方法において、整合した酸化物の
層を沈着する前記段階がテトラエチルオルソケイ酸塩の
層を沈着する段階を有する、前記方法。
と、ゲート絶縁体層により前記基板の外側表面から分離
された多結晶半導体ゲート体を作成する段階と、前記基
板の前記外側表面の中に作成され、かつ前記ゲート導電
体から間隔距離を有して配置された、Ｎ形導電性ドレイ
ン領域を作成する段階と、前記ゲート導電体の外側表面
の上に配置されたケイ化白金ゲート接触体層を作成する
段階と、前記ドレイン領域の外側表面の上に配置され、
かつ前記ゲート体および前記ケイ化白金ゲート接触体層
から間隔距離を有して配置された、ケイ化白金ドレイン
接触体層を作成する段階と、を有する、大電流用電界効
果トランジスタを作成する方法。 （６） 第５項記載の方法において、ケイ化白金ドレイ
ン接触体領域およびケイ化白金ゲート層を作成する前記
段階が、前記基板の前記表面の外側でかつ前記ゲート導
電体の外側表面に整合した酸化物の層を沈着する段階を
有し、かつ整合した酸化物の前記層の外側に、前記ゲー
ト導電体と前記導電性ドレイン領域との間に配置された
フォトレジスト・マスク体を形成する整合していない絶
縁体部材の層を沈着する段階と、前記ゲート導電体層の
外側表面および前記導電性ドレイン領域の外側表面のみ
を露出するために、異方的エッチングを行う段階と、前
記ゲート導電体と前記導電性ドレイン領域の少なくとも
前記露出した外側表面を被覆する白金の層を沈着する段
階と、前記ケイ化白金ゲート接触体領域および前記ケイ
化白金ドレイン層を作成するために、前記白金層を焼結
する段階と、を有する、前記方法。 （７） 第６項記載の方法において、整合していない絶
縁体部材の層を沈着する前記段階がスピン・オン・ガラ
スの層を沈着する段階を有する、前記方法。 （８） 第６項記載の方法において、整合していない絶
縁体部材の層を沈着する前記段階が再流動したホウ・リ
ン・ケイ酸ガラスの層を沈着する段階を有する、前記方
法。 （９） 第６項記載の方法において、整合した酸化物の
層を沈着する前記段階がテトラエチルオルソケイ酸塩の
層を沈着する段階を有する、前記方法。
【００２８】（１０） ポリシリコン・ゲート体４０お
よび４２を有する電力用電界効果トランジスタが開示さ
れる。このポリシリコン・ゲート体４０および４２は、
それぞれ、ポリシリコン・ゲート体４０および４２の外
側表面の上に配置されたケイ化白金接触体層７４および
７８を有する。さらに、このデバイスは、Ｎ＋形ドレイ
ン領域６４と、ケイ化白金ソース接触体層７５および７
７を有する。Ｎ＋形ドレイン領域６４は、その外側表面
の上に作成されたケイ化白金ドレイン接触体層７６をま
た有する。作成の期間中、マスク体７０および７２と共
に、側壁スペーサ５０および５２を用いることにより、
ゲート体４０および４２と、ケイ化白金ゲート接触体層
７４および７８との両方から、ケイ化白金層７６を確実
に間隔距離を有して配置することができる。
よび４２を有する電力用電界効果トランジスタが開示さ
れる。このポリシリコン・ゲート体４０および４２は、
それぞれ、ポリシリコン・ゲート体４０および４２の外
側表面の上に配置されたケイ化白金接触体層７４および
７８を有する。さらに、このデバイスは、Ｎ＋形ドレイ
ン領域６４と、ケイ化白金ソース接触体層７５および７
７を有する。Ｎ＋形ドレイン領域６４は、その外側表面
の上に作成されたケイ化白金ドレイン接触体層７６をま
た有する。作成の期間中、マスク体７０および７２と共
に、側壁スペーサ５０および５２を用いることにより、
ゲート体４０および４２と、ケイ化白金ゲート接触体層
７４および７８との両方から、ケイ化白金層７６を確実
に間隔距離を有して配置することができる。
【図１】本発明による電力用トランジスタの１つの実施
例の製造の初期の段階の横断面概要図。
例の製造の初期の段階の横断面概要図。
【図２】図１に示された製造段階の次の段階の横断面概
要図。
要図。
【図３】図２に示された製造段階の次の段階の横断面概
要図。
要図。
【図４】図３に示された製造段階の次の段階の横断面概
要図。
要図。
【図５】図４に示された製造段階の次の段階の横断面概
要図。
要図。
【図６】図５に示された製造段階の次の段階の横断面概
要図。
要図。
【図７】図６に示された製造段階の次の段階の横断面概
要図。
要図。
【図８】完成した段階の横断面概要図。
４０、４２ 多結晶半導体ゲート体 ６０、６２ 導電性ゲート領域 ６４ 導電性ドレイン領域 ４８、５０、５２、５４ ソース側壁絶縁体 ７４、７８ ケイ化物ゲート層 ７６ ケイ化物ドレイン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー ピー．スミス アメリカ合衆国テキサス州プラノ，バナー エルク サークル 2501 (72)発明者 ハン − ツオン ユアン アメリカ合衆国テキサス州ダラス，バーチ ウッド ドライブ 7131 (72)発明者 ユア − ユアン ヤン アメリカ合衆国テキサス州リチャードソ ン，プロビンスタウン レーン 429 (72)発明者 テイラー アール．エフランド アメリカ合衆国テキサス州リチャードソ ン，ストーンボロ レーン 1402 (72)発明者 シー．マシュー トンプソン アメリカ合衆国テキサス州ハイランド ビ リッジ，ゲイル レーン 122 (72)発明者 ジョン ケイ．アーチ アメリカ合衆国テキサス州リチャードソ ン，プレストンウッド ドライブ 625 (72)発明者 メアリー アン マーフィ アメリカ合衆国テキサス州リチャードソ ン，ブルー サイプレス ドライブ 2406
Claims (2)
- 【請求項１】 ゲート絶縁体層により半導体基板の外側
表面から分離された多結晶半導体ゲート体と、 前記基板の前記外側表面の中に作成され、かつ前記ゲー
ト導電体から間隔距離を有して配置された、導電性ドレ
イン領域と、 前記基板の前記外側表面の中に作成され、かつ前記基板
の中で前記ゲート体および前記ゲート絶縁体層の内側に
配置されたチヤンネル領域を定めるために、前記導電性
ドレイン領域と反対側に前記ゲート導電体から間隔距離
を有して配置された、導電性ソース領域と、 前記ゲート体の近傍に作成され、かつ第１幅寸法を有す
る、ソース側壁絶縁体と、 前記ゲート導電体の外側表面の上に配置されたケイ化物
ゲート層と、 前記ドレイン領域の外側表面の上に配置され、かつ前記
第１幅寸法よりも大きな第２幅寸法を有するドレイン側
壁絶縁体により前記ゲート体および前記ケイ化物ゲート
層から間隔距離を有して配置された、ケイ化物ドレイン
層と、を有する、半導体基板の表面の中に作成された大
電流形電界効果トランジスタ。 - 【請求項２】 Ｐ形半導体基板を作成する段階と、 ゲート絶縁体層により前記基板の外側表面から分離され
た多結晶半導体ゲート体を作成する段階と、 前記基板の前記外側表面の中に作成され、かつ前記ゲー
ト導電体から間隔距離を有して配置された、Ｎ形導電性
ドレイン領域を作成する段階と、 前記ゲート導電体の外側表面の上に配置されたケイ化白
金ゲート接触体層を作成する段階と、 前記ドレイン領域の外側表面の上に配置され、かつ前記
ゲート体および前記ケイ化白金ゲート接触体層から間隔
距離を有して配置された、ケイ化白金ドレイン接触体層
を作成する段階と、を有する、大電流形電界効果トラン
ジスタを作成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US898695P | 1995-12-21 | 1995-12-21 | |
| US008986 | 1995-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186324A true JPH09186324A (ja) | 1997-07-15 |
Family
ID=21734873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342250A Pending JPH09186324A (ja) | 1995-12-21 | 1996-12-20 | ケイ化物化されたゲートおよび接触体を備えた電力用トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6284669B1 (ja) |
| JP (1) | JPH09186324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002049092A1 (en) * | 2000-12-11 | 2002-06-20 | Koninklijke Philips Electronics N.V. | Method for the manufacture of a semiconductor device with a field-effect transistor |
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987061B2 (en) * | 2003-08-19 | 2006-01-17 | Texas Instruments Incorporated | Dual salicide process for optimum performance |
| FR2871294A1 (fr) * | 2004-06-07 | 2005-12-09 | St Microelectronics Sa | Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant |
| US7180132B2 (en) * | 2004-09-16 | 2007-02-20 | Fairchild Semiconductor Corporation | Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region |
| US7531426B2 (en) * | 2005-08-19 | 2009-05-12 | Honeywell International Inc. | Approach to high temperature wafer processing |
| US7504309B2 (en) * | 2006-10-12 | 2009-03-17 | International Business Machines Corporation | Pre-silicide spacer removal |
| US7393746B2 (en) * | 2006-10-12 | 2008-07-01 | International Business Machines Corporation | Post-silicide spacer removal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910006249B1 (ko) * | 1983-04-01 | 1991-08-17 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 장치 |
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
| US4908688A (en) * | 1986-03-14 | 1990-03-13 | Motorola, Inc. | Means and method for providing contact separation in silicided devices |
| JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5728619A (en) * | 1996-03-20 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective reactive Ion etch (RIE) method for forming a narrow line-width high aspect ratio via through an integrated circuit layer |
-
1996
- 1996-12-20 JP JP8342250A patent/JPH09186324A/ja active Pending
-
1998
- 1998-10-07 US US09/168,194 patent/US6284669B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002049092A1 (en) * | 2000-12-11 | 2002-06-20 | Koninklijke Philips Electronics N.V. | Method for the manufacture of a semiconductor device with a field-effect transistor |
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6284669B1 (en) | 2001-09-04 |
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