JPH09186173A - 半導体素子および終端構造の製造方法 - Google Patents

半導体素子および終端構造の製造方法

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JPH09186173A
JPH09186173A JP8354014A JP35401496A JPH09186173A JP H09186173 A JPH09186173 A JP H09186173A JP 8354014 A JP8354014 A JP 8354014A JP 35401496 A JP35401496 A JP 35401496A JP H09186173 A JPH09186173 A JP H09186173A
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Abstract

(57)【要約】 【課題】 フォト・マスキング工程の減少を可能とする
半導体素子形成方法を提供する。 【解決手段】 半導体素子形成方法は、第１フォト・マ
スキング工程を用いて基板（２６）上に絶縁ゲート領域
（１２２，２２２）を形成し、絶縁ゲート領域（１２
２，２２２）間に開口（１４３）を通じてベース領域
（４７）を形成し、ベース領域（４７）内にソース領域
（１５２）を形成する段階を含む。次に、保護層（６
１）を形成し、第２フォト・マスキング工程を用いて選
択的パターニングを行い、第１開口（１４３）内に開口
（６２）、かつ絶縁ゲート領域の一方（１２２）の上に
開口（６３）を形成する。次に、基板（２６）の一部
（６６）、および絶縁ゲート領域（１２２）の一部（６
７）を除去する。続いて、第３フォト・マスキング工程
を用いて、オーミック接点（７４，７６）を形成し、こ
れにパターニングを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体ウ
エハの処理に関し、更に特定すれば、電力用金属酸化物
半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子の形
成方法に関するものである。
【０００２】
【従来の技術】電力用ＭＯＳＦＥＴ素子は既知であり、
自動車用電子回路、携帯用電子機器、電源、および遠隔
通信を含む多くの用途で使用されている。価格競争力の
ある製品に向けての推進が進むのを受けて、半導体製造
者は、電力用ＭＯＳＦＥＴ素子のような半導体素子の製
造コストを低減する方法を模索している。フォトリソグ
ラフィ・プロセスは、半導体素子の製造に多大なコスト
の付加を伴う。これは、部分的に、機器、素子を処理す
るために必要な労働量、およびフォトリソグラフィ・パ
ターンを得るのに必要な工程数によるものである。
【０００３】従来の電力用ＭＯＳＦＥＴプロセスでは、
素子を生産する際、８回のフォト・マスキング工程を必
要とする。これら８回の工程は、素子周囲に暑いフィー
ルド酸化物領域を残す活性領域マスキング工程、ゲート
層マスキング工程、ベース・マスキング工程、ソース領
域を形成するための第１遮断工程(blockingstep)、接点
マスク、ベース接点領域を形成するための第２遮断工
程、接点マスク、金属マスク、そして最終パシベーショ
ン・マスクを含む。製造者の中には、自己整合ベースお
よびソース領域を一体化し、更に最終パシベーションを
なくすことにより、マスキング工程を４回または５回に
減らした例もある。
【０００４】
【発明が解決しようとする課題】電力用ＭＯＳＦＥＴ素
子を製造するために必要なフォト・マスキング工程数を
減らす点においては、いくらか進歩したものの、必要な
フォト・マスキング工程数を更に減らす方法および構造
が望まれている。かかる方法および構造は、既存のプロ
セスと比較して、素子の品質および性能の維持または向
上を伴うものでなければならない。
【０００５】
【課題を解決するための手段】概して言えば、本発明
は、フォト・マスキング工程が３回で済む電力用ＭＯＳ
ＦＥＴ素子の製造方法に関する。具体的には、この方法
は、ゲート層フォト・マスキング工程、接点フォト・マ
スキング工程、およびオーミック即ち金属フォト・マス
キング工程のみを必要とする。本発明の方法は、とりわ
け、フィールド酸化物／活性領域フォト・マスキング工
程をなくしたことにより、そしてベース接点およびゲー
ト層接点を１回のマスキング工程で形成することによっ
て達成されたものである。加えて、本発明によれば、と
りわけ、フィールド酸化物の除去の後ろ立てとなる縁終
端構造(edge termination structure)が設けられてい
る。
【０００６】
【発明の実施の形態】以下の詳細な説明と共に図１ない
し図１４を参照することによって、本発明のより一層の
理解が得られるであろう。図１は、本発明を例示するた
めに使用される、電力用ＭＯＳＦＥＴ構造の一部の好適
実施例を示す拡大平面図である。縦型電力用ＭＯＳＦＥ
Ｔ素子、半導体素子、即ち、構造１０は、ストリップ１
１，１２，１３，１６，１７を含む。ストリップ１１〜
１３は終端領域即ち構造１０の一部を形成し、ストリッ
プ１６，１７は、活性領域の一部即ち構造１０の一部で
ある。以下でより詳細に説明するが、ストリップ１１〜
１３および１６〜１７は、構造１０のベースおよびソー
ス領域を形成する。
【０００７】ストリップ１１，１２，１３に隣接して、
ゲート接点部分即ち領域１１１，１１２，１１３が形成
されている。これらについては、図１４を用いて詳細に
説明する。ゲート接点部分即ち領域６７がストリップ１
７に隣接して示されている。これは、図１２ないし図１
３を用いて詳細に説明する。設計レイアウトの要件によ
っては、ゲート接点部分６７，１１１，１１２，１１３
は異なる形状としても、構造１０上のどこに配置しても
よく、図１に示す構造および配置は、本発明を最良に説
明するためのものであることは理解されよう。
【０００８】各ストリップは、亜鈴部分(dumb-bellport
ion)即ち領域１８と、狭幅部分即ちストリップ部分１９
とを含む。各亜鈴部分はベース接点領域２１を含む。各
ストリップは絶縁ゲート部分２２によって分離されてい
る。更に、構造１０は縁即ち外側部分２３を含む。この
亜鈴構造のより詳細な説明は、Lynnita K. Knoch etal.
による "Vertical IGFET Configuration Having Low On
-Resistance and Method"と題する、同時係属中の米国
特許出願連番第０８／３９３，７７２号に記載されてい
る。この出願は、MotorolaInc.に譲渡されている。
【０００９】次に図２ないし図１３に移り、構造１０を
形成する方法について説明する。図２ないし図１３の拡
大断面図は、図１のストリップ部分１９と亜鈴部分１８
とを含む、図１のストリップ１６，１７の断面を示す。
図２は、初期の製造段階における、構造１０の一部の超
拡大断面図である。以下の例では、ｎ−チャネル素子に
ついて示す。しかしながら、本発明はｐ−チャネル素子
にも適用されることを、当業者は認めよう。
【００１０】構造１０は、半導体基板即ち基板２６を含
む。基板２６は好ましくは開始基板(starting substrat
e)２７から成り、この開始基板２７上に半導体層２８が
形成されている。本発明によれば、基板２６は、フィー
ルド酸化物（即ち、典型的に約５，０００オングストロ
ームより厚い酸化物）を用いずに設けられ、こうするこ
とによって、活性領域のフォト・マスキング・マスクの
必要性をなくすることができる。
【００１１】好ましくは、開始基板２７はシリコンから
成り、約１．０ｘ１０19ないし１．０ｘ１０20原子／ｃ
ｍ3 のドーピング濃度を有する。ｎ−チャネル素子で
は、開始基板２７には砒素をドープすることが好まし
い。例えば、従来のエピタキシャル清浄技法を用いて、
半導体層２８を形成する。ｎ−チャネル素子では、半導
体層２８には燐をドープすることが好ましい。半導体層
２８の厚さおよびそのドーパント濃度は、用途によって
異なる（例えば、素子のブレークダウン電圧）。例え
ば、２０ボルトのｎ−チャネル素子では、半導体層２８
は、約２．０ミクロンないし３．０ミクロンの厚さと、
約４．０ｘ１０16ないし約８．０ｘ１０17原子／ｃｍ3
のｎ−型ドーパント濃度とを有する。基板２６は、更
に、主面２９と、この主面２９と対向する主面３１とを
含む。
【００１２】更に、図２は、主面２９上に形成されたゲ
ート誘電体層３３と、ゲート誘電体層３３上に形成され
たポリシリコン・ゲート層即ち導電層３４とを含む。ゲ
ート誘電体層３３は、例えば、厚さが約１５０オングス
トロームないし約１，０００オングストロームのゲート
酸化物層から成る。ゲート誘電体層３３の厚さは、用途
によって異なる。例えば、２０ボルトの素子では、ゲー
ト誘電体層３３は、約２５０オングストロームの厚さを
有することが好ましい。また、３０ボルトの素子では、
ゲート誘電体層３３は、約４００オングストロームの厚
さを有することが好ましい。更に、６０ボルトの素子で
は、ゲート誘電体層３３は、約８００オングストローム
の厚さを有することが好ましい。
【００１３】本発明によれば、ゲート誘電体層３３は、
構造１０の縁部２３（図１に示す）に形成され、以下で
より詳細に説明するが、構造１０の終端部分の一部とな
る。多結晶ゲート層３４は、ドープ・ポリシリコン層か
ら成り、従来の堆積技法を用いて形成する。好ましく
は、多結晶ゲート層３４は、ドープせずに形成し、矢印
３６によって表わすように、後にイオン注入を用いてド
ープする。好ましくは、多結晶ゲート層３４は、約２，
５００オングストロームないし約４，０００オングスト
ロームの厚さを有し、砒素がドープされている。約１．
０ｘ１０16原子／ｃｍ2 の注入投与量、および約４０な
いし７０キロ電子ボルトの注入エネルギが適している。
【００１４】図３は、後続の製造工程における構造１０
を示す。即ち、図３は、多結晶ゲート層３４上に誘電体
層即ち層間誘電体３７を形成した後の基板２６を示す。
好適実施例では、誘電体層３７は、多結晶ゲート層３４
上に形成された酸化物層３８、酸化物層３８上に形成さ
れた窒化物層３９、および窒化物層３９上に形成された
酸化物層４１から成る。好ましくは、酸化物層３８は、
厚さが約３５０オングストロームないし約６００オング
ストロームの酸化シリコンから成り、窒化物層３９は、
厚さが約３００オングストロームないし約７００オング
ストロームの窒化シリコンから成り、酸化物層４１は、
厚さが約５，０００オングストロームないし約７，００
０オングストロームのドープされた（例えば、燐、硼
素、またはそれらの組み合わせ）酸化シリコンから成
る。誘電体層３７の外側部分（例えば、酸化物層４１）
にドープすることによって、最終パシベーション層の除
去を可能にすることが好ましい。
【００１５】図３は、更に、誘電体層３７上に形成され
た保護層４２も示す。保護層４２は、開口４３，４４が
パターニングされている状態が示されており、例えば、
パターン・フォトレジスト層(patterned protective la
yer)４２から成る。本発明によれば、パターン保護層４
２は、第１フォト・マスキング工程を表わす。保護層４
２の形成に続いて、開口４３，４４を通じて誘電体層３
７および多結晶ゲート層３４の露出部分をエッチング
し、図４に示すように形成された開口１４３，１４４を
設ける。上記工程の後、主面２９上に、絶縁ゲート部分
即ち領域１２２，２２２を形成する。絶縁ゲート領域１
２２，２２２は、亜鈴部分１８および絶縁ゲート領域２
２２によって分離され、ストリップ部分１９が絶縁ゲー
ト領域２２に隣接する。
【００１６】好ましくは、形成された開口１４３，１４
４内にゲート誘電体層３３を残し、後続のドーピング工
程のためのスクリーン酸化物(screen oxide)を設ける。
オプションとして、ゲート誘電体層３３の部分を、誘電
体層３７および多結晶ゲート層３４と共に除去し、主面
２９の露出部分上に、新しいスクリーン酸化物を形成す
る。次に、主面２９から基板２６内に、ドープ領域即ち
ベース領域４７を形成し、絶縁ゲート部分１２２，１２
２に自己整合させる。
【００１７】好ましくは、ドープ領域４７の形成には、
イオン注入（矢印４８で表わす）を用いる。ドープ領域
４７には、基板２６とは逆の導電型を有するドーパント
をドープする。例えば、ｎ−チャネル素子では、ドープ
領域４７は、硼素のイオン注入を用いて形成するのが好
ましく、約２．０ｘ１０13原子／ｃｍ2 ないし約５．０
ｘ１０13原子／ｃｍ2 の投与量が適している。注入のエ
ネルギは、ゲート誘電体層３３の厚さに応じて調節す
る。例えば、ゲート誘電体層３３の厚さが約２５０オン
グストロームである場合、約２５ｋｅＶないし５０ｋｅ
Ｖの注入エネルギが適している。
【００１８】注入の後、適切なアニール・サイクルを用
いて、注入したドーパントを拡散し、活性化させる。例
えば、注入したドーパントを、約１０００℃ないし約１
１００℃の温度に約６０ないし９０分間露出させ、図４
に示す構造を得る。あるいは、これに相当する高速熱ア
ニールを用いる。アニールに続いて、従来のエッチング
技法を用いて、ゲート誘電体層３３の露出部分を除去す
る。次に、図５に示すように、従来の酸化技法を用い
て、主面２９の露出部分上にスクリーン酸化物層４９を
形成する。好ましくは、スクリーン酸化物４９は、約１
００オングストロームないし約４００オングストローム
の厚さを有する。オプションとして、ゲート誘電体層３
３にはエッチングを行わずに残しておき、後続のドーピ
ング工程において、スクリーン酸化物層４９の代わり
に、スクリーン酸化物として用いる。次に、形成した開
口１４３，１４４を通じて、基板２６にドーパントを注
入する(incorporate) 。好ましくは、ｎ−チャネル素子
では、基板２６のドープ領域４７内に、ｎ−型ドーパン
トをイオン注入し（矢印５１で表わす）、注入領域５２
を形成する、別の言い方をすれば、注入領域５２を設け
る。注入領域５２を絶縁ゲート領域１２２，２２２に自
己整合させる。好ましくは、砒素の注入を用いて、約
４．０ｘ１０15原子／ｃｍ2ないし約８．０ｘ１０15原
子／ｃｍ2 の注入投与量、および約６０ｋｅＶないし約
９０ｋｅＶの注入エネルギが適している。
【００１９】好適実施例では、注入領域５２の形成に続
いて、形成した開口１４３，１４４内に絶縁層５４を形
成し、図６に示すように、多結晶ゲート層３４の露出部
分を絶縁する。好ましくは、絶縁層５４は熱酸化物（例
えば、側壁酸化物層）から成り、厚さは約１５０オング
ストロームないし約４５０オングストロームである。図
７は、主面２９上にコンフォーマルなスペーサ層５６を
形成した後の基板２６を示す。図示した実施例では、誘
電体層３７および絶縁層５４上にスペーサ層５６を形成
する。スペーサ層５６は、酸化シリコン、窒化シリコ
ン、これらの組み合わせ等から成ることが好ましい。好
ましくは、スペーサ層５６は、厚さが約５，０００オン
グストロームないし約７，０００オングストロームの堆
積酸化シリコンから成る。別の実施例では、スペーサ５
６は窒化シリコンから成り、こうすると、酸化シリコン
と比較して薄いスペーサ層５６が得られるので、最終素
子においてより広い活性領域が可能となる。
【００２０】スペーサ層５６の形成に続いて、スペーサ
層５６に異方性エッチングを行い、図８に示すように、
形成した開口１４３，１４４内にスペーサ５８を形成す
る。好ましくは、スペーサ層５６のエッチングは、反応
性イオン・エッチング（ＲＩＥ）システム内で行い、ス
ペーサ層５６の物質組成に基づいて、エッチング用化学
薬品を選択する。例えば、スペーサ層５６が酸化シリコ
ンまたは窒化シリコンから成る場合、スペーサ層５６の
エッチングは、フッ素を基にした化学薬品（例えば、Ｃ
Ｆ4、ＳＦ 6等）を用いて行う。図８に示す好適実施例で
は、スペーサ５８は絶縁層５４の部分を含む。別の実施
例では、絶縁層５４を形成せず、スペーサ５８が多結晶
ゲート層３４の露出部分を絶縁即ち保護する。
【００２１】図９は、主面２９上に保護層６１を形成し
た後の基板２６を示す。保護層６１は、例えば、フォト
レジストまたは他の抗エッチング物質(etch resistant
material) から成る。図９に示すように、保護層６１に
選択的パターニングを行い、開口６２，６３を形成して
ある。開口６２は、形成した開口１４３内にあり、開口
６３は絶縁ゲート領域１２２の上にある。本発明によれ
ば、パターニングされた保護層６１は、第２即ち接点フ
ォト・マスキング工程を用いて形成する。言い換えれ
ば、開口６２，６３の形成は、フォト・マスキング工程
を用いる、構造１０の製造における第２工程を表わす。
【００２２】保護層６１がフォトレジストから成る場
合、従来のフォトリソグラフィ技法を用いて、開口６
２，６３を形成する。また、本発明によれば、開口６２
は、主面６２の部分１２９がスペーサ５８と開口６２と
の間に残るような幅を有することが好ましい。こうする
ことにより、以下に述べる後続処理の後に、基板２６へ
の接点の改善を図ることができる。更に、本発明によれ
ば、開口６２，６３双方を１回のフォト・マスキング工
程において形成することにより、そして、以下に述べる
ように選択エッチングを用いることにより、開口６３を
形成するための別個のゲート接点フォト・マスキング工
程を不要とすることができる。
【００２３】開口６２，６３の形成に続いて、主面２９
の露出部分を選択的に除去即ちエッチングして、図１０
に示すようなエッチング部分６６を形成する。好ましく
は、基板２６を選択的にエッチングするエッチング用薬
品を用いたＲＩＥシステムにおいて、主面２９を約０．
３ミクロンないし約０．５ミクロンにわたってエッチン
グするが、誘電体層３７はほぼエッチングを行わないま
まにしておく。例えば、基板２６がシリコンから成り、
誘電体層３７が酸化シリコンから成る場合、エッチング
部分６６の形成には、塩素を基にしたエッチング用化学
薬品（例えば、Ｃｌ2 ）等を用いる。次に、誘電体層３
７の露出部分に選択的エッチングを行ってゲート接点部
分６７を形成し、一方、エッチング部分６６はほぼエッ
チングを行わないままにしておく。例えば、基板２６が
シリコンから成り、誘電体層３７が酸化シリコンから成
る場合、ＣＦ4またはＳＦ6エッチング用化学薬品を用い
るＲＩＥシステムにおいて、誘電体層３７に選択的にエ
ッチングを行う。或いは、例えば、希フッ化水素（Ｈ
Ｆ）酸を用いるウエット・エッチングで、誘電体層３７
にエッチングを行う。オプションとしての実施例では、
最初にゲート接点部分６７にエッチングを行い、続い
て、エッチング部分６６を形成する。言い換えると、上
述の選択的エッチング工程は、いずれの順序でも行うこ
とができる。再び図１を参照して、エッチング部分６６
は、ベース接点領域２１が形成される位置に対応し、ド
ープ領域４７に接触できるようにしてある。
【００２４】次に、図１１に示すように、従来の技法を
用いて保護層６１を除去し、ドーパントを基板２６に注
入する。ｎ−チャネル素子では、イオン注入（矢印６９
で表わす）を用いて、基板２６にｐ−型ドーパント（例
えば、硼素）をドープする。約１．０ｘ１０14原子／ｃ
ｍ2ないし約４．０ｘ１０15原子／ｃｍ2 の硼素注入投
与量、および約３０ｋｅＶないし６０ｋｅＶの注入エネ
ルギが適している。このドーピング工程に続いて、注入
したドーパントおよび注入領域５２をアニールして、ド
ープ即ちベース接点領域１２１およびソース即ちドープ
領域１５２をそれぞれ形成する。約９００℃で約３０分
間にわたる加熱炉におけるアニール、またはこれに相当
する高速熱アニールが適している。ドープ領域１２１を
スペーサ５８に自己整合させ、エッチング部分６６を通
じて、ドープ領域４７への接点を与える。
【００２５】好適実施例では、ドープ領域４７は主面２
９から約１．０ミクロンの深さにまで達し、ドープ領域
１５２は主面２９から約０．２５ミクロンの深さにまで
達し、更に、ドープ領域１２１は、ストリップ部分１９
においては主面２９から約０．４０ミクロンの深さにま
で、そして亜鈴部分１８ではエッチング部分６６のため
にそれより深い位置にまで達する。ドープ領域１２１が
ドープ領域４７を貫通しないのは重要なことである。
【００２６】次に１２図に進む。従来の堆積技法を用い
て、オーミック即ち導電層７１を主面２９上に形成す
る。好適実施例では、オーミック層７１はアルミニウム
・シリコン合金から成り、厚さは約２．０ないし約４．
０ミクロンである。オーミック層の形成に続いて、保護
層７２をオーミック層７１上に形成する。保護層７２に
選択的エッチングを行って、開口７３を形成する。好ま
しくは、保護層７２はフォトレジストから成り、本発明
によれば、開口７３の形成は、第３工程即ち金属フォト
・マスキング工程を表わす。
【００２７】次に、従来のエッチング技法を用いて、図
１３に示すように、開口７３を通じてオーミック層７１
の一部を除去即ちエッチングし、ソース接点７４および
ゲート接点７６を設ける。構造１０を完成するために、
従来の堆積技法を用いて、主面３１上にオーミック層７
７を形成する。基板２６はオーミック層７７と共に、構
造１０の共通ドレインとして機能する。好ましくは、ソ
ース接点７４およびゲート接点７６上には最終パシベー
ション層を用いないことによって、第４工程即ち最終パ
シベーション・フォト・マスキング工程の必要性を不要
とする。
【００２８】本発明によれば、基板２６には、フィール
ド・パシベーション即ち酸化物層（例えば、典型的に
５，０００オングストロームより厚い酸化物）を設けな
いことによって、フォト・マスキング工程を１回不要と
する。フィールド酸化物を設けないので、終端構造１０
のための新たな手法が必要となる。通常、従来技術で
は、製造者は、厚いフィールド酸化物を拡散フィールド
限定リングおよびチャネル・ストップ領域と共に利用し
て、素子の漏れを低減し、望ましくない寄生効果を低減
し、素子のブレークダウンを高めている。かかる終端構
造は、フォト・マスキング工程の追加を必要とする。
【００２９】図１４は、終端部分８１と活性部分８２と
を有する、本発明による縦型電力用ＭＯＳＦＥＴ素子１
０の好適実施例を示す拡大断面図である。図１４は、図
１に示したストリップ１１〜１３と、ストリップ１６の
一部の断面に対応する。ここで注意すべきは、図１は図
１４に示すオーミック層８６〜８９を含まないことであ
る。好適実施例では、ストリップ１１〜１３は、活性ス
トリップ１６，１７を包囲するリングを形成する。
【００３０】活性部分８２は、主面２９から基板２６内
に延在する活性ベース領域１４７（ドープ領域４７と同
等）と、活性ベース領域１４７内にある活性ソース領域
２５２とを含む。活性部分は更にドープ領域２２１を含
み、これはドープ領域１２１と同等である。素子の動作
の間、活性部分８２は、端子１０１で表わす、ソース電
源電圧ＶS に連結される。終端部分８１は、縁２３と活
性部分８２との間で主面２９から基板２６に延在する終
端領域１１と、主面２９上の終端領域１１と活性部分８
２との間に配置された終端ゲート領域９１とを含む。終
端領域１１は、終端ベース領域２４７（ドープ領域４７
と同等）と、終端ソース領域３５２（ドープ領域１５２
と同等）とを含む。更に、終端領域１１は、絶縁ゲート
領域１２２と同等のドープ領域３２１を含む。終端ゲー
ト領域９１は、絶縁ゲート領域１２２と同等である。
【００３１】本発明によれば、終端領域１１は、終端ゲ
ート領域９１と共通ドレインとに電気的に結合されてい
る。即ち、終端領域１１はドレイン供給電圧ＶD に連結
されている。これは、端子９３，９４によって表わされ
ている。図１４に示すように、終端領域１１は、オーミ
ック層８６を用い、ゲート接点部分１１１を介して終端
ゲート領域９１に連結することが好ましい。オーミック
層８６は、ソース接点７４およびゲート接点７６を形成
するときに同時に形成すると好都合である。終端領域１
１は、例えば、ワイヤ・ボンド等を用いて、パッケージ
内の共通ドレイン（即ちＶD ）に連結することが好まし
い。あるいは、基板２６および金属オーバーレイ隣接縁
(metal overlay adjacentedge)２３を介して、終端領域
１１を共通ドレインに連結する。
【００３２】好ましくは、そして図１４に示すように、
終端部分８１は、付加的な終端ゲート領域９６，９７と
共に、付加的な終端領域１２，１３を含む。終端ゲート
領域９６，９７は絶縁ゲート領域１２２と同等である。
終端領域１２，１３は、終端領域１１と活性部分８２と
の間にある。終端領域１１と同様、終端領域１２，１３
は、終端ベース領域２４７と終端ソース領域３５２とを
含み、これらはドープ領域４７，１５２とそれぞれ同等
である。また、終端領域１２，１３は、更に、ドープ領
域１２１と同等のドープ領域３２１も含む。
【００３３】加えて、終端領域１２，１３は、それぞれ
終端ゲート領域９６，９７に電気的に結合されている。
好ましくは、オーミック層８７，８８を用い、それぞれ
ゲート接点領域１１２，１１３を介してこれを行う。オ
ーミック層８７，８８は、ソース接点７４およびゲート
接点７６を形成するときに同時に形成すると好都合であ
る。
【００３４】各終端領域を隣接するゲート領域に電気的
に結合し、更に終端領域１１をＶDに結合することによ
り、終端ソース領域３５２、終端ベース領域２４７、基
板２６、および隣接する終端ベース領域２４７によって
形成される寄生トランジスタは、オフ状態となる。加え
て、多数の終端領域を用いることにより、電圧ＶD はこ
れら終端領域間で分割されるので、１つの終端ゲート領
域が電圧ＶD 全体を支持することはない。これによっ
て、ゲート誘電体層３３の誘電体強度を越える可能性が
減少し、フィールド酸化物およびそれに付随するフォト
・マスキング工程を不要とすることが可能となる。終端
部分８１を形成する個々の領域および層は、活性層８２
を形成する個々の領域および層と同等とすることが好ま
しく、こうすることによって、終端部分８１を形成する
ための別個のマスキング工程の必要性をなくすことがで
きる。
【００３５】好ましくは、終端部分８１内に含まれる終
端領域の数は、以下の式に基づいて決定される。
【００３６】
【数１】ｎ＝ＶD ／０．３（Ｄ）（ｔax） ここで、 ｎ＝必要とされる終端領域の数； ＶD ＝素子の定格ドレイン供給電圧； Ｄ＝ゲート誘電体層３３の誘電体強度（ボルト／センチ
メートル）；および ｔax＝ゲート誘電体層３３の厚さ（センチメートル）。
【００３７】好ましくは、数１を用いて計算されるｎの
値は、最も近い整数に丸められる。定数０．３は、典型
的な３０％安全率に対応する。この定数は、ゲート誘電
体層３３の質に応じて上下に調節する。上記式から、必
要とされる終端領域の数ｎはｔaxが定数ＶDに対して減
少するに連れて多くなり、ｔaxが定数ＶDに対して増加
するに連れて減少する。
【００３８】例えば、厚さ２５０オングストロームのゲ
ート酸化物を有する２０ボルト素子で、Ｄ＝１．０ｘ１
０7 Ｖ／ｃｍの場合、数１を用いてｎを計算すると、
２．６となる。これは、３．０に丸めることが好まし
い。安全率を３０％として、各終端ゲート領域は約７．
５ボルトに耐える。厚さ４００オングストロームのゲー
ト酸化物を有する３０ボルト素子では、ｎは２．５と計
算され、これも３に丸めることが好ましい。安全率を３
０％として、各終端ゲート領域は約１２ボルトに耐え
る。厚さ８００オングストロームのゲート酸化物を有す
る６０ボルト素子では、ｎは２．５と計算され、これも
３．０に丸めることが好ましい。安全率を３０％とし
て、各終端ゲート領域は約２４ボルトに耐える。
【００３９】以上の説明から、縦型電力用ＭＯＳＦＥＴ
素子を形成する方法が提供されたことは明白であろう。
フィールド酸化物および最終パシベーションを不要とし
たことにより、そして１回のフォト・マスキング工程を
用いてベース接点およびゲート接点を形成することによ
り、３回のフォト・マスキング工程を使用するのみで、
素子が形成される。これは、製造コスト上大幅な節約と
なる。加えて、縁終端構造を設けたことが、フィールド
酸化物を不要とした後ろ立てとなり、更に、同一工程を
用いて活性素子を形成することにより、信頼性高くしか
もコスト効率的な素子を提供することが可能となった。
【図面の簡単な説明】
【図１】本発明を用いて製造するのに適した電力用ＭＯ
ＳＦＥＴ素子の一部を示す拡大平面図。
【図２】一製造段階における図１の素子の一部を示す拡
大断面図。
【図３】一製造段階における図１の素子の一部を示す拡
大断面図。
【図４】一製造段階における図１の素子の一部を示す拡
大断面図。
【図５】一製造段階における図１の素子の一部を示す拡
大断面図。
【図６】一製造段階における図１の素子の一部を示す拡
大断面図。
【図７】一製造段階における図１の素子の一部を示す拡
大断面図。
【図８】一製造段階における図１の素子の一部を示す拡
大断面図。
【図９】一製造段階における図１の素子の一部を示す拡
大断面図。
【図１０】一製造段階における図１の素子の一部を示す
拡大断面図。
【図１１】一製造段階における図１の素子の一部を示す
拡大断面図。
【図１２】一製造段階における図１の素子の一部を示す
拡大断面図。
【図１３】一製造段階における図１の素子の一部を示す
拡大断面図。
【図１４】本発明による縁終端構造の一実施例を示す拡
大断面図。
【符号の説明】
１０ 縦型電力用ＭＯＳＦＥＴ素子 １１，１２，１３，１６，１７ ストリップ １８ 亜鈴部分 １９ ストリップ部分 ２１ ベース接点領域 ２２ 絶縁ゲート部分 ２３ 外側部分 ２６ 半導体基板 ２７ 開始基板 ２８ 半導体層 ２９，３１ 主面 ３３ ゲート誘電体層 ３４ ポリシリコン・ゲート層 ３７ 誘電体層 ３８ 酸化物層 ３９ 窒化物層 ４１ 酸化物層 ４２ 保護層 ４３，４４ 開口 ４７ ベース領域 ４９ スクリーン酸化物層 ５２ 注入領域 ５４ 絶縁層 ５６，５８ スペーサ層 ６１ 保護層 ６２，６３ 開口 ６６ エッチング部分 ６７ ゲート接点部分 ７１ オーミック層 ７２ 保護層 ７３ 開口 ７４ ソース接点 ７６ ゲート接点 ７７ オーミック層 ８１ 終端部分 ８２ 活性部分 ８６〜８９ オーミック層 ９３，９４ 端子 ９６，９７ 終端ゲート領域 １０１ 端子 １１１，１１２，１１３ ゲート接点部分 １２１ ベース接点領域 １２２，２２２ 絶縁ゲート部分 １４３，１４４ 開口 １４７ 活性ベース領域 １５２ ドープ領域 ２２１ ドープ領域 ２４７ 終端ベース領域 ２５２ 活性ソース領域 ３２１ ドープ領域 ３５２ 終端ソース領域
フロントページの続き (72)発明者 パック・タム アメリカ合衆国アリゾナ州テンピ、イース ト・ダバ・ドライブ1827 (72)発明者 エドアード・デー・デ・フレサート アメリカ合衆国アリゾナ州テンピ、イース ト・ベラ・レーン220

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の形成方法であって：第１主面
    （２９）を有する半導体基板（２６）を用意する段階で
    あって、前記半導体基板（２６）は第１導電型を有す
    る、段階；第１フォト・マスキング工程を用いて、前記
    半導体基板（２６）上に第１絶縁ゲート領域（１２２）
    および第２絶縁ゲート領域（２２２）を形成する段階；
    第１開口（１８）を通じて、前記第１および第２絶縁ゲ
    ート領域（１２２，２２２）間の前記半導体基板（２
    ６）内に、第２導電型の第１ドープ領域（４７）を形成
    し、該第１ドープ領域（４７）は前記第１および第２絶
    縁ゲート領域（１２２，２２２）に自己整合される、段
    階；前記第１開口（１８）を通じて、前記第１ドープ領
    域内に、前記第１導電型の第２ドープ領域（１５２）を
    形成し、該第２ドープ領域（１５２）は前記第１および
    第２絶縁ゲート領域（１２２，２２２）に自己整合され
    る、段階；前記半導体基板（２６）上に保護層（６１）
    を形成する段階；第２フォト・マスキング工程を用い
    て、前記保護層（６１）を選択的にパターニングして前
    記第１開口（１８）内に第２開口（６２）を形成し、か
    つ前記第２絶縁ゲート領域（２２２）上に前記第１開口
    （６３）を形成する段階；前記第２開口（６２）を通じ
    て前記半導体基板（２６）の部分（６６）を除去し、か
    つ前記第３開口（６３）を通じて前記第２絶縁ゲート領
    域の一部分（６７）を除去し、導電部（３４）を露出さ
    せる段階；前記半導体基板上にオーミック層（７１）を
    形成する段階；および第３フォト・マスキング工程を用
    いて、前記オーミック層（７１）を選択的にパターニン
    グして前記半導体基板（２６）に第１オーミック接点
    （７４）を形成し、かつ前記導電部（３４）に第２オー
    ミック接点（７６）を形成する段階；から成ることを特
    徴とする方法。
  2. 【請求項２】縦型電力用ＭＯＳＦＥＴ素子の製造方法で
    あって：第１（２９）および第２（３１）主面を有する
    半導体基板（２６）であって、第１導電型の前記半導体
    基板（２６）を用意する段階；前記第１主面上にゲート
    誘電体層（３３）を形成する段階；前記ゲート誘電体層
    （３３）上に多結晶ゲート層（３４）を形成する段階；
    前記多結晶ゲート層（３４）上に誘電体層（３７）を形
    成する段階；前記誘電体層（３７）、前記多結晶ゲート
    層（３４）、および前記ゲート誘電体層（３３）にパタ
    ーニングを行い、第１絶縁ゲート領域（１２２）および
    第２絶縁ゲート領域（２２２）を形成し、かつ前記第１
    および第２絶縁ゲート領域（１２２，２２２）間に第１
    開口（１８）を形成する段階；前記半導体基板（２６）
    内に、前記第１および第２絶縁ゲート領域（１２２，２
    ２２）に自己整合させる第１ベース領域（４７）を形成
    する段階であって、前記第１導電型とは逆の第２導電型
    を有する前記第１ベース領域（４７）を形成する前記段
    階；前記第１ベース領域（４７）内に、前記第１および
    第２絶縁ゲート領域（１２２，２２２）に自己整合させ
    る第１ソース領域（１５２）を形成する段階であって、
    前記第１導電型を有する前記第１ソース領域（１５２）
    を形成する段階；前記第１開口（１８）内にスペーサ
    （５８）を形成する段階；前記第１主面上に保護層（６
    １）を形成する段階；前記保護層（６１）にパターニン
    グを行って、前記第１開口（１８）内に第２開口（６
    ２）を形成し、かつ前記第２絶縁ゲート領域（２２２）
    上に第３開口（６３）を形成する段階；前記第２開口
    （６２）を通じて、前記第１主面（２９）の一部を除去
    する段階；前記第３開口（６３）を通じて、前記誘電体
    層（３７）の一部を除去し、前記多結晶ゲート層（３
    ４）の一部を露出させる段階；前記第１主面（２９）内
    に、前記スペーサ（５８）に自己整合させる、前記第２
    導電型のドープ領域（１２１）を形成する段階；前記第
    １主面上にオーミック層（７１）を形成する段階；およ
    び前記オーミック層（７１）にパターニングを行い、ソ
    ース接点（７４）およびゲート接点（７６）を設ける段
    階；から成ることを特徴とする方法。
  3. 【請求項３】縦型電力用ＭＯＳＦＥＴ素子であって：第
    １主面（２９）と、該第１主面（２９）に対向する第２
    主面（３１）と、第１縁部（２３）とを有し、前記第２
    主面（３１）が共通ドレインを形成する第１導電型の半
    導体基板（２６）；前記第１主面（２９）から前記半導
    体基板（２６）内に延在する第２導電型の活性ベース領
    域（１４７）と、該活性ベース領域（１４７）内にある
    活性ソース領域（２５２）とを含む活性部分（８２）で
    あって、前記活性ソース領域（２５２）が前記第１導電
    型を有する前記活性部分（８２）；および前記第１主面
    （２９）から、前記第１縁（２３）と前記活性部分（８
    ２）との間の半導体基板（２６）内に延在する第１終端
    領域（１１）と、前記終端領域（１１）と前記活性部分
    （８２）との間で前記第１主面（２９）上に配置された
    第１終端ゲート領域（９１）とを含む終端部分（８１）
    であって、前記第１終端領域（１１）は、前記第１導電
    型の第１終端ベース領域（２４７）と、前記第２導電型
    の第１終端ソース領域（３５２）とから成り、前記第１
    終端領域（１１）は前記第１終端ゲート領域（９１）と
    前記共通ドレインとに電気的に結合されている（９
    ３）、前記終端部分（８１）；から成ることを特徴とす
    る縦型電力用ＭＯＳＦＥＴ素子。
JP8354014A 1995-12-26 1996-12-18 半導体素子および終端構造の製造方法 Pending JPH09186173A (ja)

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