CN110942992B - 垂直双扩散半导体元器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件，在P阱内形成N型源区，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，第一二氧化硅层的厚度范围为
在第一二氧化硅层上形成氮化硅层，氮化硅层的厚度范围为
在P阱内形成P型体区。通过降低氮化硅层的厚度来降低氮化硅层对半导体衬底的压力，从而有效降低了半导体衬底的晶体缺陷，进而有效防止垂直双扩散半导体元器件漏电失效。通过形成的第一二氧化硅层可以有效抑制在P阱表面掺杂P型杂质的过程中，抑制该P型杂质向垂直双扩散半导体元器件的沟道扩散，保证了该垂直双扩散半导体元器件的开启电压。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件。
背景技术
垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double-diffused MetalOxide Semiconductor，VDMOS)的漏电失效(即IDSS失效)会导致VDMOS器件无法正产生使用。发明人经实验研究发现，造成漏电失效的主要原因是VDMOS器件的元胞区侧面存在大量的晶体缺陷，不仅深度深而且数量比较多。
发明内容
基于此，有必要提供一种能有效防止垂直双扩散半导体元器件漏电失效的垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件。
一种垂直双扩散半导体元器件的制造方法，包括：
提供半导体衬底，所述半导体衬底内形成有P阱，所述半导体衬底上形成有栅极，所述栅极包括栅氧化层和设于所述栅氧化层上的多晶硅栅；
在所述P阱内形成N型源区；
在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层，所述第一二氧化硅层的厚度范围为
在所述第一二氧化硅层上形成氮化硅层，所述氮化硅层的厚度范围为
在所述P阱内形成P型体区，所述P型体区与所述N型源区分离。
在其中一个实施例中，所述P阱设于外延层内，所述栅极设于所述外延层上。
在其中一个实施例中，在所述P阱内形成P型体区的步骤之后，还包括：
在所述氮化硅层上形成第二二氧化硅层；
在所述半导体衬底背面形成N型漏区。
在其中一个实施例中，所述在所述氮化硅层上形成第二二氧化硅层的步骤，包括：
通过常压化学气相沉积工艺，在所述氮化硅层上淀积所述第二二氧化硅层。
在其中一个实施例中，所述在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层的步骤，包括：
通过第一低压化学气相沉积工艺，使用正硅酸乙酯在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上淀积所述第一二氧化硅层。
在其中一个实施例中，所述在所述第一二氧化硅层上形成氮化硅层的步骤，包括：
通过第二低压化学气相沉积工艺，在所述第一二氧化硅层上淀积所述氮化硅层。
在其中一个实施例中，通过在所述P阱表面掺杂P型杂质，在所述P阱内形成所述P型体区，所述P型杂质包括硼，所述P型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，P型杂质的注入剂量为3×1015×(1-10％)离子数/cm2至3×1015×(1+10％)离子数/cm2之间
另一方面，本发明还提出一种垂直双扩散半导体元器件，包括：
半导体衬底；
栅极，形成于所述半导体衬底上，所述栅极包括栅氧化层和设于所述栅氧化层上的多晶硅栅；
P阱，形成于所述半导体衬底内；
N型源区，形成于所述P阱内；
第一二氧化硅层，形成于所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上，所述第一二氧化硅层的厚度范围为
氮化硅层，形成于所述第一二氧化硅层上，所述氮化硅层的厚度范围为
P型体区，形成于所述P阱内，且与所述N型源区分离。
在其中一个实施例中，还包括：
外延层，设于所述半导体衬底上，所述P阱设于外延层内，所述栅极设于所述外延层上；
第二二氧化硅层，设于所述氮化硅层上；
N型漏区，设于所述半导体衬底背面。
在其中一个实施例中，所述第二二氧化硅层是通过常压化学气相沉积工艺形成。
上述垂直双扩散半导体元器件的制造方法，在P阱内形成N型源区，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，第一二氧化硅层的厚度范围为
在第一二氧化硅层上形成氮化硅层，氮化硅层的厚度范围为
在P阱表面掺杂P型杂质，以在P阱内形成P型体区。通过降低氮化硅层的厚度来降低氮化硅层对半导体衬底的压力，从而有效降低了半导体衬底的晶体缺陷，进而有效防止垂直双扩散半导体元器件漏电失效。并且在形成氮化硅层之前，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，通过形成的第一二氧化硅层可以有效抑制在P阱表面掺杂P型杂质的过程中，抑制该P型杂质向垂直双扩散半导体元器件的沟道扩散，保证了该垂直双扩散半导体元器件的开启电压。
附图说明
图1是一实施例中垂直双扩散半导体元器件的制造方法的流程图；
图2是另一实施例中垂直双扩散半导体元器件的制造方法的流程图；
图3是一实施例中垂直双扩散半导体元器件的结构示意图；
图4是氮化硅层厚度为
时传统的垂直双扩散半导体元器件的晶体缺陷在显微镜下的照片；
图5是一实施例中利用本发明中的垂直双扩散半导体元器件的制造方法形成的垂直双扩散半导体元器件的晶体缺陷在显微镜下的照片。
具体实施方式
图1是一实施例中垂直双扩散半导体元器件的制造方法的流程图。
在本实施例中，该垂直双扩散半导体元器件的制造方法包括：
S100，提供半导体衬底。
提供半导体衬底，半导体衬底内形成有P阱，半导体衬底上形成有栅极，栅极包括栅氧化层和设于栅氧化层上的多晶硅栅。半导体衬底的材料一般是硅。在一个实施例中，半导体衬底为N型衬底。
S200，在P阱表面掺杂N型杂质。
在P阱表面掺杂N型杂质，以在P阱内形成N型源区。在一个实施例中，在P阱表面掺杂N型杂质的步骤包括：在P阱表面注入N型杂质。在一个实施例中，N型杂质包括磷，N型杂质的注入能量为120×(1±10％)Kev，N型杂质的注入剂量为5×1015×(1±10％)离子数/cm2。
S300，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层。
在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，第一二氧化硅层的厚度范围为
在一个实施例中，步骤S300包括：通过第一低压化学气相沉积(LPCVD)工艺，使用正硅酸乙酯(TEOS)在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上淀积第一二氧化硅层。
S400，在第一二氧化硅层上形成氮化硅层。
在第一二氧化硅层上形成氮化硅层，氮化硅层的厚度范围为
在一个实施例中，步骤S400包括：通过第二低压化学气相沉积(LPCVD)工艺，在第一二氧化硅层上淀积氮化硅层。
S500，在P阱表面掺杂P型杂质。
在P阱表面掺杂P型杂质，以在P阱内形成P型体区，P型体区与N型源区分离。在一个实施例中，P型杂质包括硼，P型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，P型杂质的注入剂量为3×1015×(1-10％)离子数/cm2至3×1015×(1+10％)离子数/cm2之间。发明人认为，导致漏电失效的晶体缺陷出现的主要原因是由N型源区注入诱发，加上存在氮化硅层，氮化硅层达到一定厚度时对多晶硅栅的侧壁和栅氧化层所形成的近似直角的压力使得半导体衬底表面的晶体缺陷爆发。随着氮化硅层厚度的下降，氮化硅层厚度在小于
的厚度区间内，呈现出氮化硅层厚度降低应力也降低的情况，这样使得晶体缺陷密度下降。但随着氮化硅层厚度的降低，形成氮化硅层后会进行P型体区注入(例如注入元素为硼)，因注入横向效应导致进入垂直双扩散半导体元器件沟道的P型杂质(例如硼元素)增多，最终使得垂直双扩散半导体元器件的开启电压升高。经过实际测试，在该注入剂量为3.1×1015离子数/cm2下的硼杂质，配合二氧化硅的
的厚度、氮化硅的
的厚度，可以最大程度的减少半导体衬底的晶体缺陷。
该步骤S500形成的垂直双扩散半导体元器件也是垂直双扩散半导体元器件的器件成品结构示意图。该垂直双扩散半导体元器件包括：半导体衬底、栅极、P阱、N型源区、第一二氧化硅层、氮化硅层及P型体区。
栅极设于半导体衬底上，栅极包括栅氧化层和设于栅氧化层上的多晶硅栅。
P阱设于半导体衬底内。
N型源区设于P阱内。
第一二氧化硅层设于多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上，第一二氧化硅层的厚度范围为
氮化硅层设于第一二氧化硅层上，氮化硅层的厚度范围为
P型体区设于P阱内，与N型源区分离。
上述垂直双扩散半导体元器件的制造方法，在P阱内形成N型源区，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，第一二氧化硅层的厚度范围为
在第一二氧化硅层上形成氮化硅层，氮化硅层的厚度范围为
在P阱表面掺杂P型杂质，以在P阱内形成P型体区。通过降低氮化硅层的厚度来降低氮化硅层对半导体衬底表面的压力，从而有效降低了半导体衬底表面的晶体缺陷，进而有效防止垂直双扩散半导体元器件漏电失效。并且在形成氮化硅层之前，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，通过形成的第一二氧化硅层，可以有效抑制在P阱表面掺杂P型杂质的过程中该P型杂质向垂直双扩散半导体元器件的沟道扩散，保证了该垂直双扩散半导体元器件的开启电压。
图2是另一实施例中垂直双扩散半导体元器件的制造方法的流程图。
参见图3，在本实施例中，该垂直双扩散半导体元器件的制造方法包括：
S101，提供半导体衬底。
提供半导体衬底15。半导体衬底15的材料一般是硅。在一个实施例中，半导体衬底15为N型衬底。
S102，在半导体衬底上形成外延层。
在半导体衬底15上形成外延层20。外延层20一般通过外延工艺形成。在一个实施例中，外延层20为N型外延层，且N型外延层的掺杂浓度低于N型衬底。
S103，在外延层上形成栅氧化层。
在外延层20上形成栅氧化层30，该栅氧化层30是硅的氧化物，具有隔离绝缘的作用。
S104，在栅氧化层上形成多晶硅栅。
在栅氧化层30上形成多晶硅栅40。栅极包括栅氧化层30和设于栅氧化层30上的多晶硅栅40。在一个实施例中，在栅氧化层上形成多晶硅栅的步骤包括：通过光刻定义出多晶硅栅40的图形，再经过刻蚀形成多晶硅栅40。在一个实施例中，多晶硅栅40里面掺杂了N型杂质。
S105，在外延层内形成P阱。
在外延层20内形成P阱80。在一个实施例中，通过在外延层20内掺杂P型杂质(例如硼)，经过高温推结形成P阱。在其中一个实施例中，由于高温推结过程中含有氧气，所以在多晶硅栅40上会生长一层二氧化硅层(图3中未示)例如，该二氧化硅层的厚度为
S106，在P阱表面掺杂N型杂质。
在P阱80表面掺杂N型杂质，以在P阱80内形成N型源区801。在一个实施例中，N型杂质包括磷，N型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，N型杂质的注入剂量为5×1015×(1-10％)离子数/cm2至5×1015×(1+10％)离子数/cm2之间。经过实际测试，在该注入剂量为5.2×1015离子数/cm2下的磷杂质，配合二氧化硅的
的厚度、氮化硅的
的厚度，可以最大程度的减少半导体衬底的晶体缺陷。
S107，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层。
在多晶硅栅40的上表面、多晶硅栅40的侧面及栅氧化层30上形成第一二氧化硅层50，第一二氧化硅层50的厚度范围为
在一个实施例中，步骤S107包括：通过第一低压化学气相沉积(LPCVD)工艺，使用正硅酸乙酯(TEOS)在多晶硅栅40的上表面、多晶硅栅40的侧面及栅氧化层30上淀积第一二氧化硅层50。
S108，在第一二氧化硅层上形成氮化硅层。
在第一二氧化硅层50上形成氮化硅层60，氮化硅层60的厚度范围为
在一个实施例中，通过第二低压化学气相沉积(LPCVD)工艺，在第一二氧化硅层50上淀积氮化硅层60。
S109，在P阱表面掺杂P型杂质。
在P阱80表面掺杂P型杂质，以在P阱80内形成P型体区802，P型体区802与N型源区801分离。在一个实施例中，P型杂质包括硼，P型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，P型杂质的注入剂量为3×1015×(1-10％)离子数/cm2至3×1015×(1+10％)离子数/cm2之间。
S110，在氮化硅层上形成第二二氧化硅层。
在氮化硅层60上形成第二二氧化硅层70。在一个实施例中，第二二氧化硅层的厚度为
至
之间。
S120，在半导体衬底背面形成N型漏区。
在半导体衬底15背面形成N型漏区(图3中未示)。在一个实施例中，通过将背面减薄，经过N型离子注入形成N型漏区。
请参见图3，该步骤S120形成的垂直双扩散半导体元器件也是垂直双扩散半导体元器件的器件成品结构示意图。该垂直双扩散半导体元器件包括：半导体衬底15、外延层20、栅极、P阱80、N型源区801、第一二氧化硅层50、氮化硅层60、P型体区802、第二二氧化硅层70、N型漏区(图3中未示)。
外延层20设于半导体衬底15上，栅极设于外延层20上，栅极包括栅氧化层30和设于栅氧化层30上的多晶硅栅40。
P阱80设于外延层20内。
N型源区801设于P阱80内。
第一二氧化硅层50设于多晶硅栅40的上表面、多晶硅栅40的侧面及栅氧化层30上，第一二氧化硅层50的厚度范围为
氮化硅层60设于第一二氧化硅层50上，氮化硅层60的厚度范围为
P型体区802设于P阱80内，与N型源区801分离。
第二二氧化硅层70设于氮化硅层60上。
N型漏区设于半导体衬底15背面。
上述垂直双扩散半导体元器件的制造方法，在P阱80内形成N型源区801，在多晶硅栅40的上表面、多晶硅栅40的侧面及栅氧化层30上形成第一二氧化硅层50，第一二氧化硅层50的厚度范围为
在第一二氧化硅层50上形成氮化硅层60，氮化硅层60的厚度范围为
在P阱80表面掺杂P型杂质，以在P阱80内形成P型体区802。通过降低氮化硅层60的厚度来降低氮化硅层60对外延层20表面的压力，从而有效降低了外延层20表面的晶体缺陷，进而有效防止垂直双扩散半导体元器件漏电失效。并且在形成氮化硅层60之前，在多晶硅栅40的上表面、多晶硅栅40的侧面及栅氧化层30上形成第一二氧化硅层50，通过形成的第一二氧化硅层50，可以有效抑制在P阱80表面掺杂P型杂质的过程中该P型杂质向垂直双扩散半导体元器件的沟道扩散，保证了该垂直双扩散半导体元器件的开启电压。
请继续参见图3，在一个实施例中，在氮化硅层上形成第二二氧化硅层的步骤包括：通过常压化学气相沉积(APCVD)工艺，在氮化硅层60上淀积第二二氧化硅层70。通过常压化学气相沉积(APCVD)工艺可以保证该垂直双扩散半导体元器件批量生产时不同批次开启电压的一致性。传统技术中一般是采用等离子体增强化学的气相沉积法(PECVD)工艺在氮化硅层60上淀积第二二氧化硅层70。传统技术中的PECVD工艺会产生等离子体，在作业过程中会有残留电荷留在器件表面，氮化硅层60对这种电荷的阻挡能力较强，使用正硅酸乙酯(TEOS)形成的第一二氧化硅层50对该种电荷的阻挡能力较弱。氮化硅层60的厚度越薄，则使用PECVD工艺残留在器件表面的电荷进入外延层20表层以及器件沟道区的可能性越大。并且不同机台不同时间引起的残留电荷数量不同，容易引起该垂直双扩散半导体元器件量产时不同批次的开启电压的波动(即不同批次的开启电压不一样)。
在一个实施例中，通过常压化学气相沉积(APCVD)工艺，在氮化硅层60上淀积第二二氧化硅层70的步骤包括：利用常压化学气相淀积(APCVD)工艺先淀积一层无掺杂的
的二氧化硅层，再淀积一层掺硼和掺磷的
的二氧化硅层。
请结合图4和图5，图4是氮化硅层厚度为
时传统的垂直双扩散半导体元器件的晶体缺陷在显微镜下的照片，由图4中看出晶体缺陷很多，容易引起垂直双扩散半导体元器件的漏电失效。图5是一实施例中利用本发明中的垂直双扩散半导体元器件的制造方法形成的垂直双扩散半导体元器件的晶体缺陷在显微镜下的照片(氮化硅层厚度为
)，由图5中看出晶体缺陷很少，不易引起垂直双扩散半导体元器件的漏电失效。
请参见图3，在一个实施例中，该垂直双扩散半导体元器件的制造方法还包括：通过刻蚀工艺形成接触孔，并对接触孔填充金属形成源极金属引线90和栅极金属引线95；通过物理气相淀积的方式将金属淀积在半导体衬底15背面，以形成漏金属层10。那么形成的半导体元器件的器件成品结构也还包括源极金属引线90、栅极金属引线95及设于半导体衬底15背面的漏金属层10。
在一个实施例中，在步骤S103之前，还包括：在外延层20表面注入N型离子(例如磷)，经过高温推结后形成JFET区。
在一个实施例中，垂直双扩散半导体元器件包括N沟道垂直双扩散金属半导体氧化物场效应管(N沟道VDMOS)。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种垂直双扩散半导体元器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有P阱，所述半导体衬底上形成有栅极，所述栅极包括栅氧化层和在所述栅氧化层上生成的多晶硅栅；
在所述P阱内形成N型源区；
在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层，所述第一二氧化硅层的厚度范围为
在所述第一二氧化硅层上形成氮化硅层，所述氮化硅层的厚度范围为
在形成所述氮化硅层之后，在所述P阱内形成P型体区，所述P型体区与所述N型源区分离；
在所述P阱内形成P型体区的步骤之后，还包括：在所述氮化硅层上形成第二二氧化硅层。
2.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，所述P阱设于外延层内，所述栅极设于所述外延层上。
3.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，在所述氮化硅层上形成第二二氧化硅层的步骤之后，还包括：
在所述半导体衬底背面形成N型漏区。
4.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，所述在所述氮化硅层上形成第二二氧化硅层的步骤，包括：
通过常压化学气相沉积工艺，在所述氮化硅层上淀积所述第二二氧化硅层。
5.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，所述在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层的步骤，包括：
通过第一低压化学气相沉积工艺，使用正硅酸乙酯在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上淀积所述第一二氧化硅层。
6.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，所述在所述第一二氧化硅层上形成氮化硅层的步骤，包括：
通过第二低压化学气相沉积工艺，在所述第一二氧化硅层上淀积所述氮化硅层。
7.根据权利要求1所述的垂直双扩散半导体元器件的制造方法，其特征在于，通过在所述P阱表面掺杂P型杂质，在所述P阱内形成所述P型体区，所述P型杂质包括硼，所述P型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，所述P型杂质的注入剂量为3×1015×(1-10％)离子数/cm2至3×1015×(1+10％)离子数/cm2之间。
8.一种垂直双扩散半导体元器件，其特征在于，包括：
半导体衬底；
栅极，形成于所述半导体衬底上，所述栅极包括栅氧化层和形成于所述栅氧化层上的多晶硅栅；
P阱，形成于所述半导体衬底内；
N型源区，形成于所述P阱内；
第一二氧化硅层，形成于所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上，所述第一二氧化硅层的厚度范围为
氮化硅层，形成于所述第一二氧化硅层上，所述氮化硅层的厚度范围为
P型体区，形成于所述P阱内，且与所述N型源区分离；
第二二氧化硅层，形成于所述氮化硅层上；
其中，所述P型体区在氮化硅层形成之后，第二二氧化硅层形成之前形成。
9.根据权利要求8所述的垂直双扩散半导体元器件，其特征在于，还包括：
外延层，形成于所述半导体衬底上，所述P阱设于外延层内，所述栅极设于所述外延层上；
N型漏区，形成于所述半导体衬底背面。
10.根据权利要求9所述的垂直双扩散半导体元器件，其特征在于，所述第二二氧化硅层是通过常压化学气相沉积工艺形成。
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|---|---|---|---|---|
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|---|---|---|---|---|
| JP4655340B2 (ja) * | 2000-07-10 | 2011-03-23 | 株式会社デンソー | 半導体装置の製造方法 |
| JP4921730B2 (ja) * | 2005-06-20 | 2012-04-25 | 株式会社東芝 | 半導体装置 |
| CN102487050B (zh) * | 2010-12-03 | 2015-11-25 | 比亚迪股份有限公司 | 功率半导体器件及其制造方法 |
| JP5816570B2 (ja) * | 2011-05-27 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US9059306B2 (en) * | 2011-10-11 | 2015-06-16 | Maxim Integrated Products, Inc. | Semiconductor device having DMOS integration |
| CN104900526B (zh) * | 2014-03-07 | 2018-07-24 | 北大方正集团有限公司 | Vdmos的制造方法和vdmos |
| CN105336774B (zh) * | 2014-06-30 | 2019-02-19 | 北大方正集团有限公司 | 垂直双扩散场效应晶体管及其制作方法 |
| CN107359189B (zh) * | 2016-05-09 | 2020-07-14 | 北大方正集团有限公司 | 一种垂直双扩散mos器件及其制作方法 |
| CN107785417A (zh) * | 2016-08-25 | 2018-03-09 | 比亚迪股份有限公司 | 碳化硅功率器件及其制造方法 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
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