CN111128700A - 半导体器件的制备方法及半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000005468 ion implantation Methods 0.000 claims abstract description 60
- -1 arsenic ions Chemical class 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000002955 isolation Methods 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 19
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 17
- 239000011574 phosphorus Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 5
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 claims abstract 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 34
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 32
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 229910015900 BF3 Inorganic materials 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种半导体器件的制备方法和半导体器件，所述方法包括：提供一衬底，该衬底上形成有至少一个浅槽隔离结构；在衬底的输入/输出N型有源区进行P阱离子注入；在衬底上依次生长栅氧化层以及多晶硅层；根据多晶硅层制备得到至少一个栅极；在输入/输出N型有源区进行NLDD离子注入，在衬底的低压P型有源区进行PLDD离子注入，NLDD离子注入的离子包括砷离子和磷离子；在栅极的周侧生长隔离侧壁；分别在N型有源区和P型有源区进行SD离子注入后，进行退火处理。本申请通过在输入/输出N型有源区进行NLDD离子注入时注入的离子为砷离子和磷离子，从而制备得到的半导体器件具有较小的衬底电流，进而提高了半导体器件的HCI可靠性。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件的制备方法及半导体器件
背景技术
电子器件工程联合委员会(Joint Electron Device Engineering Council，JEDEC)标准中热电子注入效应(Hot Carrier Injection，HCI)可靠性是一项重要的器件可靠性要求。
相关技术中，核心(Core)器件以及输入输出(Input/Output，I/O)器件通常由轻掺杂漏极(Lightly Doped Drain，LDD)注入来连接漏极(Drain)和沟道(Channel)，同时实现优化靠近漏极的沟道电场分布，以实现HCI可靠性要求。
发明内容
本申请实施例提供了一种半导体器件的制备方法及半导体器件，可以解决相关技术中提供的半导体器件的衬底电流较大导致HCI可靠性较差的问题。
一方面，本申请提供了一种半导体器件的制备方法，所述方法包括：
提供一衬底，所述衬底上形成有至少一个浅槽隔离结构；
在所述衬底的输入/输出N型有源区进行P阱离子注入；
在所述衬底上依次生长栅氧化层以及多晶硅层；
根据所述多晶硅层制备得到至少一个栅极；
在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，所述NLDD离子注入的离子包括砷离子和磷离子，所述NLDD离子注入和所述PLDD离子注入使用同一层光刻版；
在所述栅极的周侧生长隔离侧壁；
在所述N型有源区和所述P型有源区进行SD注入后，进行退火处理。
可选的，所述在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，包括：
在所述输入/输出N型有源区进行低压NLDD注入所述砷离子和所述磷离子；
在所述低压P型有源区进行低压PLDD注入硼离子。
可选的，所述在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，包括：
在所述输入/输出N型有源区进行低压NLDD注入所述砷离子和所述磷离子；
在所述低压P型有源区进行低压PLDD注入氟化硼离子。
可选的，所述根据所述多晶硅层制备得到至少一个栅极，包括：
通过光刻胶遮挡所述多晶硅层上所述栅极所在区域；
对所述多晶硅层上除所述栅极所在区域以外的其它区域进行刻蚀，形成栅极；
对所述栅极的表面进行氧化处理。
可选的，所述在所述衬底的低压P型有源区进行P阱离子注入，包括：
定义所述衬底上的所述输入/输出N型有源区和所述低压P型有源区；
通过光刻胶对所述衬底上除所述低压P型有源区的其它区域进行遮挡；
在所述低压P型有源区进行高能硼离子注入；
清除所述光刻胶。
可选的，所述在所述栅极的周侧生长隔离侧壁，包括：
在所述栅氧化层和所述栅极表面沉积氮化硅；
通过刻蚀工艺对所述栅氧化层表面的氮化硅和所述栅极上方的氮化硅进行去除处理，保留所述栅极周侧的氮化硅，形成所述隔离侧壁。
可选的，所述在所述衬底的低压P型有源区进行P阱离子注入之前，还包括：
在所述衬底上沉积氮化硅层；
通过刻蚀工艺对所述浅槽隔离结构所在区域的氮化硅层和衬底进行刻蚀处理，形成浅槽隔离结构的凹槽；
在所述氮化硅层和所述凹槽上沉积氧化硅层；
通过CMP工艺去除所述氮化硅层上的氧化硅层，保留所述凹槽上的氧化硅层形成所述浅槽隔离结构；
通过湿刻蚀工艺去除所述氮化硅层。
可选的，所述在所述衬底上制备氮化硅层，包括：
对所述衬底进行氧化，形成氧化硅层；
在所述氧化硅层上沉积所述氮化硅层。
可选的，所述栅氧化层包括高压栅氧化层和低压栅氧化层；
所述在所述衬底上依次生长栅氧化层以及多晶硅层，包括：
在所述输入/输出N型有源区生长所述高压栅氧化层；
在所述低压P型有源区生长所述低压栅氧化层；
在所述高压栅氧化层和所述低压栅氧化层上生长所述多晶硅层。
另一方面，本申请提供了一种半导体器件，所述半导体器件包括：
衬底，所述衬底形成有至少一个浅槽隔离结构，低压P型金属-氧化物半导体(Positive Channel Metal Oxide Semiconductor，PMOS)器件和输入/输出N型金属-氧化物半导体(Negative Channel Metal Oxide Semiconductor，NMOS)器件；
所述衬底上依次包括栅氧化层以及至少一个栅极，所述栅极的周侧形成有隔离侧壁，所述栅极是由生长在所述栅氧化层上的多晶硅层制备而成；
其中，所述低压PMOS器件是在所述衬底的低压P型有源区进行P阱离子注入后，进行PLDD离子注入得到的，所述输入/输出NMOS器件是在所述衬底的输入/输入N型有源区进行NLDD离子注入得到的，所述NLDD离子注入的离子包括砷离子和磷离子。
本申请技术方案，至少包括如下优点：
通过在N型有源区进行NLDD离子注入时注入的离子为砷离子和磷离子，从而制备得到的半导体器件具有较小的衬底电流，进而提高了半导体器件的HCI可靠性；同时，本申请提供的技术方案中，通过将输入/输出NMOS器件与低压PMOS器件的LDD离子注入合并在同一层光刻版进行工艺，降低了生产成本。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个示例性实施例提供的半导体器件的制备方法的流程图；
图2至图9为本申请实施例提供的半导体器件的制备方法的示意图；
图10为本申请一个示例性实施例提供的半导体器件的剖面图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1，示出了本申请一个示例性实施例提供的半导体器件的制备方法的流程图，如图1所示，该方法包括：
步骤101，提供一衬底，该衬底上形成有至少一个浅槽隔离结构(Shallow TrenchIsolation，STI)。
可选的，可通过以下方式在衬底上制备STI：
在衬底上沉积氮化硅(SiN)层；通过刻蚀工艺对STI所在区域的氮化硅层和衬底进行刻蚀处理，形成STI的凹槽；在氮化硅层和凹槽上沉积氧化硅层；通过化学机械抛光(Chemical Mechanical Polishing，CMP)工艺去除氮化硅层上的氧化硅层，保留凹槽上的氧化硅层形成STI；通过湿刻蚀工艺去除氮化硅层。
步骤102，在衬底的输入/输出N型有源区进行P阱(P-Well)离子注入。
可选的，在衬底的N型有源区进行P阱离子注入包括但不限于：
定义衬底上的输入/输出N(Negative)型有源(Active)区和低压(Low Voltage，LV)P(Positive)型有源区；通过光刻胶对衬底上除输入/输出N型有源区的其它区域进行遮挡；在输入/输出N型有源区进行高能硼离子(B+)注入；清除光刻胶。
示例性的，如图2所示，衬底200上形成有至少一个STI210(图2中以三个STI作示例性说明)，定义衬底200上的第一区域201为输入/输出N型有源区，定义衬底200上的第二区域202为低压P型有源区；如图3所示，通过光刻胶310遮挡衬底200上除输入/输出N型有源区以外的其它区域，在输入/输出N型有源区进行高能硼离子注入。
其中，在其它区域上形成光刻胶可通过以下方式：
在衬底上涂布光刻胶；通过第一掩模板遮挡除输入/输出N型有源区上方以外的其它区域的光刻胶，对光刻胶进行曝光；对输入/输出N型有源区上的光刻胶进行显影处理。
步骤103，在衬底上依次生长栅氧化层以及多晶硅层。
示例性的，如图4所示，在N型有源区生长高压栅氧化层220；如图5所示，在P型有源区生长低压栅氧化层230，在高压栅氧化层220和低压栅氧化层230上生长多晶硅层240。其中，可通过化学气相沉积(Chemical Vapor Deposition，CVD)在高压栅氧化层220和低压栅氧化层230上沉积多晶硅层240。
步骤104，根据多晶硅层制备得到至少一个栅极。
可选的，根据多晶硅层制备得到至少一个栅极包括但不限于：
通过光刻胶遮挡多晶硅层上栅极所在区域；对多晶硅层上除栅极所在区域以外的其它区域进行刻蚀，形成栅极；对栅极的表面进行氧化处理。
其中，在栅极所在区域上形成光刻胶可通过以下方式：
在多晶硅层上涂布光刻胶；通过第二掩模板遮挡除栅极所在区域上方以外的其它区域上方的光刻胶，对光刻胶进行曝光；对其它区域上方的光刻胶进行显影处理。
示例性的，如图6所示，通过步骤104的处理，多晶硅层240形成为至少一个栅极(图6中以两个高压栅极241和两个低压栅极242做示例性说明)。
步骤105，在输入/输出N型有源区进行N(Negative)LDD离子注入，在衬底的低压P型有源区进行P(Positive)LDD离子注入，NLDD离子注入的离子包括砷离子(As+)和磷离子(P+)。
其中，NLDD离子注入和PLDD离子注入使用同一层光刻版。
可选的，在输入/输出N型有源区进行NLDD离子注入，在衬底的低压P型有源区进行PLDD离子注入，包括但不限于：
在输入/输出N型有源区进行低压NLDD注入砷离子和磷离子；
在低压P型有源区进行低压PLDD注入硼离子(B+)；或者，在低压P型有源区进行低压PLDD注入氟化硼离子(BF+)。
示例性，如图7所示，分别在输入/输出N型有源区进行NLDD离子注入，在低压P型有源区进行PLDD离子注入。
步骤106，在栅极的周侧生长隔离侧壁。
可选的，在栅极的周侧生长隔离侧壁包括但不限于：
在栅氧化层和栅极表面沉积氮化硅；通过刻蚀工艺对栅氧化层表面的氮化硅和栅极上方的氮化硅进行去除处理，保留栅极周侧的氮化硅，形成隔离侧壁。
示例性的，如图8所示，通过步骤106，在栅极241的周侧形成隔离侧壁2411，在栅极242的周侧形成隔离侧壁2421。
步骤107，分别在N型有源区和P型有源区进行源极漏极(Source Drain，SD)离子注入后，进行退火处理。
示例性的，如图9所示，在输入/输出N型有源区进行SD离子注入，在低压P型有源区进行SD离子注入后，进行退火处理。
可选的，对输入/输出N型有源区进行SD离子注入，包括但不限于：
通过光刻胶遮挡除输入/输出N型有源区以外的其它区域；在输入/输出N型有源区进行浅深度、重掺杂的氟化硼离子注入，分别形成输入/输出N型有源区的源极和漏极；清除光刻胶。
其中，在除输入/输出N型有源区以外的其它区域上方形成光刻胶除可通过以下方式：
在栅极氧化层以及栅极上涂布光刻胶；通过第三掩模板遮挡除N型有源区上方以外的其它区域的光刻胶，对光刻胶进行曝光；对N型有源区上方的光刻胶进行显影处理。
可选的，在低压P型有源区进行SD离子注入，包括但不限于：
通过光刻胶遮挡衬底上除低压P型有源区以外的其它区域；在低压P型有源区进行浅深度、重掺杂的砷离子，和/或，磷离子注入，分别形成低压P型有源区的源极和漏极；清除光刻胶。
其中，在除低压P型有源区以外的其它区域上方形成光刻胶除可通过以下方式：
在栅极氧化层以及栅极上涂布光刻胶；通过第四掩模板遮挡除低压P型有源区上方以外的其它区域的光刻胶，对光刻胶进行曝光；对低压P型有源区上方的光刻胶进行显影处理。
一般情况下，低压PMOS器件的制备过程中除了包含PLDD注入,还包含HALO注入降低短沟器件的漏电；PMOS HALO注入多使用砷离子,砷离子具有扩散小分布集中的特点,但通常砷离子作为NLDD使用时碰撞电离较大,器件衬底电流大而HCI可靠性较差；同时，NMOS器件则使用另外一层光刻版及工艺进行NLDD注入。
本申请通过将低压PMOS器件的HALO注入调整为砷离子和磷离子两种离子而不需要对PLDD注入进行调整,同时输入/输出NMOS器件的NLDD离子注入可与低压PMOS的PLDD及HALO注入在同一层光刻版合并一起注入作为输入/输出NMOS器件的NLDD使用,减少输入/输出NMOS器件的LDD光刻层工艺降低了生产成本；并可通过调整砷离子和磷离子2种离子比例，在对低压PMOS器件基本没有影响且省去输入/输出NMOS器件的LDD单独光刻版工艺的情况下,制备得到的输入/输出NMOS半导体器件具有较小的衬底电流，可提高半导体器件的HCI可靠性。
综上所述，本申请实施例中，通过在输入/输出N型有源区进行NLDD离子注入时注入的离子为砷离子和磷离子，从而制备得到的半导体器件具有较小的衬底电流，进而提高了半导体器件的HCI可靠性；同时，本申请提供的技术方案中，通过将输入/输出NMOS器件与低压PMOS器件的LDD离子注入合并在同一层光刻版进行工艺，降低了生产成本。
图10，示出了本申请一个示例性实施例提供的半导体器件的截面图。如图10所示，该半导体器件1000包括衬底1010，设置于衬底1010上方的栅氧化层1020以及至少一个栅极1030。
衬底1010上形成的至少一个STI1011，低压PMOS器件1012和输入/输出NMOS器件1013；栅极1030的周侧形成有隔离侧壁1031。
本申请实施例提供的半导体器件可由图2实施例中提供的半导体器件的制备方法制备得到。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供一衬底，所述衬底上形成有至少一个浅槽隔离结构；
在所述衬底的输入/输出N型有源区进行P阱离子注入；
在所述衬底上依次生长栅氧化层以及多晶硅层；
根据所述多晶硅层制备得到至少一个栅极；
在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，所述NLDD离子注入的离子包括砷离子和磷离子，所述NLDD离子注入和所述PLDD离子注入使用同一层光刻版；
在所述栅极的周侧生长隔离侧壁；
在所述N型有源区和所述P型有源区进行SD注入后，进行退火处理。
2.根据权利要求1所述的方法，其特征在于，所述在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，包括：
在所述输入/输出N型有源区进行低压NLDD注入所述砷离子和所述磷离子；
在所述低压P型有源区进行低压PLDD注入硼离子。
3.根据权利要求1所述的方法，其特征在于，所述在所述输入/输出N型有源区进行NLDD离子注入，在所述衬底的低压P型有源区进行PLDD离子注入，包括：
在所述输入/输出N型有源区进行低压NLDD注入所述砷离子和所述磷离子；
在所述低压P型有源区进行低压PLDD注入氟化硼离子。
4.根据权利要求1至3任一所述的方法，其特征在于，所述根据所述多晶硅层制备得到至少一个栅极，包括：
通过光刻胶遮挡所述多晶硅层上所述栅极所在区域；
对所述多晶硅层上除所述栅极所在区域以外的其它区域进行刻蚀，形成栅极；
对所述栅极的表面进行氧化处理。
5.根据权利要求1至3任一所述的方法，其特征在于，所述在所述衬底的低压P型有源区进行P阱离子注入，包括：
定义所述衬底上的所述输入/输出N型有源区和所述低压P型有源区；
通过光刻胶对所述衬底上除所述低压P型有源区的其它区域进行遮挡；
在所述低压P型有源区进行高能硼离子注入；
清除所述光刻胶。
6.根据权利要求1至3任一所述的方法，其特征在于，所述在所述栅极的周侧生长隔离侧壁，包括：
在所述栅氧化层和所述栅极表面沉积氮化硅；
通过刻蚀工艺对所述栅氧化层表面的氮化硅和所述栅极上方的氮化硅进行去除处理，保留所述栅极周侧的氮化硅，形成所述隔离侧壁。
7.根据权利要求1至3任一所述的方法，其特征在于，所述在所述衬底的低压P型有源区进行P阱离子注入之前，还包括：
在所述衬底上沉积氮化硅层；
通过刻蚀工艺对所述浅槽隔离结构所在区域的氮化硅层和衬底进行刻蚀处理，形成浅槽隔离结构的凹槽；
在所述氮化硅层和所述凹槽上沉积氧化硅层；
通过CMP工艺去除所述氮化硅层上的氧化硅层，保留所述凹槽上的氧化硅层形成所述浅槽隔离结构；
通过湿刻蚀工艺去除所述氮化硅层。
8.根据权利要求7所述的方法，其特征在于，所述在所述衬底上制备氮化硅层，包括：
对所述衬底进行氧化，形成氧化硅层；
在所述氧化硅层上沉积所述氮化硅层。
9.根据权利要求1至3任一所述的方法，其特征在于，所述栅氧化层包括高压栅氧化层和低压栅氧化层；
所述在所述衬底上依次生长栅氧化层以及多晶硅层，包括：
在所述输入/输出N型有源区生长所述高压栅氧化层；
在所述低压P型有源区生长所述低压栅氧化层；
在所述高压栅氧化层和所述低压栅氧化层上生长所述多晶硅层。
10.一种半导体器件，其特征在于，所述半导体器件包括：
衬底，所述衬底形成有至少一个浅槽隔离结构，低压PMOS器件和输入/输出NMOS器件；
所述衬底上依次包括栅氧化层以及至少一个栅极，所述栅极的周侧形成有隔离侧壁，所述栅极是由生长在所述栅氧化层上的多晶硅层制备而成；
其中，所述低压PMOS器件是在所述衬底的低压P型有源区进行P阱离子注入后，进行PLDD离子注入得到的，所述输入/输出NMOS器件是在所述衬底的输入/输入N型有源区进行NLDD离子注入得到的，所述NLDD离子注入的离子包括砷离子和磷离子。
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| CN114784009A (zh) * | 2022-06-20 | 2022-07-22 | 广州粤芯半导体技术有限公司 | 嵌入式闪存的制备方法 |
Citations (2)
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| CN1787192A (zh) * | 2004-12-08 | 2006-06-14 | 上海华虹Nec电子有限公司 | 减小i/o nmos器件热载流子注入的方法 |
| CN107919280A (zh) * | 2017-11-06 | 2018-04-17 | 上海华虹宏力半导体制造有限公司 | 不同电压器件的集成制造方法 |
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