JPH0834311B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0834311B2 JPH0834311B2 JP62144245A JP14424587A JPH0834311B2 JP H0834311 B2 JPH0834311 B2 JP H0834311B2 JP 62144245 A JP62144245 A JP 62144245A JP 14424587 A JP14424587 A JP 14424587A JP H0834311 B2 JPH0834311 B2 JP H0834311B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、例えば二重拡
散型MOSFET（以下「DMOS」という）の製造において採用
するのに好適なものである。
散型MOSFET（以下「DMOS」という）の製造において採用
するのに好適なものである。
従来、例えばパワーMOSFETの素子構造としては低オン
抵抗，高耐圧が比較的容易に得られる縦型DMOSが一般に
用いられている。この素子は数十μｍのユニットセルト
ランジスタが多数個並列に接続され、一つの素子として
形成される。
抵抗，高耐圧が比較的容易に得られる縦型DMOSが一般に
用いられている。この素子は数十μｍのユニットセルト
ランジスタが多数個並列に接続され、一つの素子として
形成される。
以下にこの縦型DMOSの従来の製造方法を第２図を用い
て説明する。まず、同図（ａ）に示すように、N+型Si基
板21の一主面上をエピタキシャル成長させて、N-型エピ
タキシャル層22を形成し、このN-型エピタキシャル層22
の一主面上を熱酸化することによりSiO2によるゲート酸
化膜23を形成する。そして、同図（ｂ）に示すように、
ゲート酸化膜23上にCVDにより多結晶Si層24を堆積させ
る。そして、同図（ｃ）に示すように、反応性イオンエ
ッチング（以下「RIE」という）により多結晶Si層24の
所定領域を開口し、残った多結晶Si層24をマスクとして
Ｐ型不純物をイオン注入することによりＰ型ウェル領域
27を形成し、引続き開口部の所定領域にフォトエッチン
グによりレジスト26aを選択的に形成し多結晶Si層24と
レジスト26aをマスクとしてＮ型不純物をイオン注入す
ることによりN+型拡散領域28をＰ型ウェル領域27内に形
成する。
て説明する。まず、同図（ａ）に示すように、N+型Si基
板21の一主面上をエピタキシャル成長させて、N-型エピ
タキシャル層22を形成し、このN-型エピタキシャル層22
の一主面上を熱酸化することによりSiO2によるゲート酸
化膜23を形成する。そして、同図（ｂ）に示すように、
ゲート酸化膜23上にCVDにより多結晶Si層24を堆積させ
る。そして、同図（ｃ）に示すように、反応性イオンエ
ッチング（以下「RIE」という）により多結晶Si層24の
所定領域を開口し、残った多結晶Si層24をマスクとして
Ｐ型不純物をイオン注入することによりＰ型ウェル領域
27を形成し、引続き開口部の所定領域にフォトエッチン
グによりレジスト26aを選択的に形成し多結晶Si層24と
レジスト26aをマスクとしてＮ型不純物をイオン注入す
ることによりN+型拡散領域28をＰ型ウェル領域27内に形
成する。
その後、同図（ｄ）に示すように、レジスト26aを除
去した後、CVDにより全面にSiO2による絶縁層25を堆積
する。そして、同図（ｅ）に示すように、フォトエッチ
ングにより所定領域にレジスト26bを形成した後、この
レジスト26bをマスクとして絶縁層25及びゲート酸化膜2
3をエッチングし、図示はしないがAl等の配線手段をＰ
型ウェル領域27及びN+型拡散領域28に電気接続するよう
に形成する。
去した後、CVDにより全面にSiO2による絶縁層25を堆積
する。そして、同図（ｅ）に示すように、フォトエッチ
ングにより所定領域にレジスト26bを形成した後、この
レジスト26bをマスクとして絶縁層25及びゲート酸化膜2
3をエッチングし、図示はしないがAl等の配線手段をＰ
型ウェル領域27及びN+型拡散領域28に電気接続するよう
に形成する。
このようにして形成された縦型のDMOSは、N+型Si基板
21及びN-型エピタキシャル層22をドレイン領域,N+型拡
散領域28をソース領域，多結晶Si層24をゲート電極とし
て構成されている。
21及びN-型エピタキシャル層22をドレイン領域,N+型拡
散領域28をソース領域，多結晶Si層24をゲート電極とし
て構成されている。
ところで、パワーMOSFETのオン抵抗を小さくすれば、
電流駆動能力を増大でき、チップサイズを小さくでき
る。従って、今後、微細化の傾向が進む中でオン抵抗は
できる限り小さい方が良く、これを実現するには素子の
加工寸法を微細化し、ユニットセルサイズを小さくする
事により、同一チップサイズ内に形成されるユニットセ
ルトランジスタの数を増加し、全体のチャネル幅を増大
すれば良い。特に耐圧100V以下の場合、チャネル幅のオ
ン抵抗への寄与率が大きくなり、その効果は大きい。
電流駆動能力を増大でき、チップサイズを小さくでき
る。従って、今後、微細化の傾向が進む中でオン抵抗は
できる限り小さい方が良く、これを実現するには素子の
加工寸法を微細化し、ユニットセルサイズを小さくする
事により、同一チップサイズ内に形成されるユニットセ
ルトランジスタの数を増加し、全体のチャネル幅を増大
すれば良い。特に耐圧100V以下の場合、チャネル幅のオ
ン抵抗への寄与率が大きくなり、その効果は大きい。
以上の様に、低オン抵抗化のためには、ユニットセル
サイズを小さくすれば良いわけだが、上記した従来の製
造方法においては、第２図（ｃ）を用いて説明したよう
にＰ型ウェル領域27内にN+型拡散領域28を形成する工程
と、第２図（ｅ）を用いて説明したように、Ｐ型ウェル
領域27及びN+型拡散領域28と配線手段との電気接続を行
なう為に絶縁層25及びゲート酸化膜23の所定領域を開口
する工程において、それぞれレジスト26a,レジスト26b
をフォトエッチングしており、この際、ガラスマスクと
素子との間に位置ずれが生じる可能性があることから、
現状の1:1露光装置を使用する場合には、ユニットセル
サイズの設計において±３μｍ程度の余裕分が必要であ
り、その結果、ユニットセルサイズの微細化の限界は25
〜30μｍであった。又、ステッパ等の縮小投影露光装置
を用いれば、15〜20μｍまでの微細化が可能であるが、
その場合には素子の製造コストが高くなってしまうとい
う問題がある。
サイズを小さくすれば良いわけだが、上記した従来の製
造方法においては、第２図（ｃ）を用いて説明したよう
にＰ型ウェル領域27内にN+型拡散領域28を形成する工程
と、第２図（ｅ）を用いて説明したように、Ｐ型ウェル
領域27及びN+型拡散領域28と配線手段との電気接続を行
なう為に絶縁層25及びゲート酸化膜23の所定領域を開口
する工程において、それぞれレジスト26a,レジスト26b
をフォトエッチングしており、この際、ガラスマスクと
素子との間に位置ずれが生じる可能性があることから、
現状の1:1露光装置を使用する場合には、ユニットセル
サイズの設計において±３μｍ程度の余裕分が必要であ
り、その結果、ユニットセルサイズの微細化の限界は25
〜30μｍであった。又、ステッパ等の縮小投影露光装置
を用いれば、15〜20μｍまでの微細化が可能であるが、
その場合には素子の製造コストが高くなってしまうとい
う問題がある。
そこで本発明は上記の問題点に鑑みなされたもので、
使用する露光装置の性能に影響されることなくユニット
セルサイズの微細化を可能とし、オン抵抗の低い半導体
装置を形成し得る製造方法を提供する事を目的としてい
る。
使用する露光装置の性能に影響されることなくユニット
セルサイズの微細化を可能とし、オン抵抗の低い半導体
装置を形成し得る製造方法を提供する事を目的としてい
る。
上記の目的を達成するために、本発明の半導体装置の
製造方法は、半導体基板の一主面上に低不純物濃度の第
１導電型層を形成する工程と、 前記第１導電型層の一主面に第１の絶縁層を形成した
後、該第１の絶縁層上の所定領域にゲート電極及び第２
の絶縁層を順次形成する工程と、 前記第２の絶縁層をマスクとして前記第１導電型層内
に不純物を導入することにより、第２導電型領域、及び
該第２導電型領域より狭い幅をもった第１導電型領域を
形成する工程と、 前記ゲート電極の側面に絶縁物による側壁を形成する
工程と、 前記第２の絶縁層及び前記側壁をマスクとして用い、
前記第１導電型領域内を通り前記第２導電型領域に達す
る伝導路を形成する工程と、 前記第１の絶縁層、前記側壁に対してオーバーエッチ
ングを行い、少なくとも前記第１導電型領域の一主面側
の表面を露出する工程と、 前記第１導電型領域の前記オーバーエッチングする工
程により露出した表面に電気接続するとともに、前記伝
導路を介して前記第２導電型領域に電気接続する第１の
電極を形成する工程と、 前記半導体基板の他主面上に第２の電極を形成する工
程と、 を備えることを特徴としている。
製造方法は、半導体基板の一主面上に低不純物濃度の第
１導電型層を形成する工程と、 前記第１導電型層の一主面に第１の絶縁層を形成した
後、該第１の絶縁層上の所定領域にゲート電極及び第２
の絶縁層を順次形成する工程と、 前記第２の絶縁層をマスクとして前記第１導電型層内
に不純物を導入することにより、第２導電型領域、及び
該第２導電型領域より狭い幅をもった第１導電型領域を
形成する工程と、 前記ゲート電極の側面に絶縁物による側壁を形成する
工程と、 前記第２の絶縁層及び前記側壁をマスクとして用い、
前記第１導電型領域内を通り前記第２導電型領域に達す
る伝導路を形成する工程と、 前記第１の絶縁層、前記側壁に対してオーバーエッチ
ングを行い、少なくとも前記第１導電型領域の一主面側
の表面を露出する工程と、 前記第１導電型領域の前記オーバーエッチングする工
程により露出した表面に電気接続するとともに、前記伝
導路を介して前記第２導電型領域に電気接続する第１の
電極を形成する工程と、 前記半導体基板の他主面上に第２の電極を形成する工
程と、 を備えることを特徴としている。
そこで本発明によれば、第２の絶縁層及び側壁をマス
クとして用いており自己整合により伝導路を形成してい
ることから、第２導電型領域内に第１導電型領域を形成
する工程と、それらの第２導電型領域及び第１導電型領
域と第１の電極との電気接続を行なう為の工程におい
て、何らフォトエッチングは行っておらず、従来のよう
に位置ずれの為の余裕分が不必要となり、その分、ユニ
ットセルサイズの微細化が可能となる。
クとして用いており自己整合により伝導路を形成してい
ることから、第２導電型領域内に第１導電型領域を形成
する工程と、それらの第２導電型領域及び第１導電型領
域と第１の電極との電気接続を行なう為の工程におい
て、何らフォトエッチングは行っておらず、従来のよう
に位置ずれの為の余裕分が不必要となり、その分、ユニ
ットセルサイズの微細化が可能となる。
以下、本発明を図面に示す実施例を用いて説明する。
第１図は本発明の第１実施例を工程順に説明する為の
断面図である。まず、同図（ａ）に示すように、N+型Si
基板１の一主面上をエピタキシャル成長させて比較的低
不純物濃度のN-型エピタキシャル層２を形成し、N+型Si
基板１とN-型エピタキシャル層２とによりドレイン領域
を構成する。そして、このN-型エピタキシャル層２の一
主面上を例えば875℃,60分,wetHCLにて酸化することに
よりSiO2によるゲート酸化膜３を形成する。そして、同
図（ｂ）に示すように、ゲート酸化膜３の表面上にCVD
によりゲート電極となる多結晶Si層４およびSiO2等によ
る絶縁膜５を順次堆積する。そして、同図（ｃ）に示す
ように、多結晶Si層４及び絶縁膜５の所定領域RIEによ
り除去して開口部６を形成する。その後、絶縁膜５をマ
スクとして自己整合により、Ｂ（ボロン）等のＰ型不純
物をイオン注入し、Ｐ型ウェル領域７を形成し、引続
き、As（ヒ素）,P（リン）等のＮ型不純物を比較的高濃
度にイオン注入し、ソース領域となるN+型拡散領域８を
Ｐ型ウェル領域７内に形成する。
断面図である。まず、同図（ａ）に示すように、N+型Si
基板１の一主面上をエピタキシャル成長させて比較的低
不純物濃度のN-型エピタキシャル層２を形成し、N+型Si
基板１とN-型エピタキシャル層２とによりドレイン領域
を構成する。そして、このN-型エピタキシャル層２の一
主面上を例えば875℃,60分,wetHCLにて酸化することに
よりSiO2によるゲート酸化膜３を形成する。そして、同
図（ｂ）に示すように、ゲート酸化膜３の表面上にCVD
によりゲート電極となる多結晶Si層４およびSiO2等によ
る絶縁膜５を順次堆積する。そして、同図（ｃ）に示す
ように、多結晶Si層４及び絶縁膜５の所定領域RIEによ
り除去して開口部６を形成する。その後、絶縁膜５をマ
スクとして自己整合により、Ｂ（ボロン）等のＰ型不純
物をイオン注入し、Ｐ型ウェル領域７を形成し、引続
き、As（ヒ素）,P（リン）等のＮ型不純物を比較的高濃
度にイオン注入し、ソース領域となるN+型拡散領域８を
Ｐ型ウェル領域７内に形成する。
そして、同図（ｄ）に示すように、絶縁膜５及びゲー
ト酸化膜３の全表面にCVDによりSiO2による絶縁膜９を
堆積する。そして、同図（ｅ）に示すように、RIEによ
り絶縁膜９の全面をエッチングして、多結晶Si層４及び
絶縁膜５の側面に側壁9aを残す。尚、この時、側壁9aに
て囲まれたゲート酸化膜３もエッチングされるようにす
る。そして、同図（ｆ）に示すように、絶縁膜５及び側
壁9aをマスクとして自己整合でRIEにより、その底部が
Ｐ型ウェル領域７に達するようにN+型拡散領域８を貫通
した凹部10を形成する。そして、同図（ｇ）に示すよう
に、表面の絶縁膜5,側壁9a、及びゲート酸化膜３に対し
てフッ化アンモニウムにてオーバーエッチングを行な
い、N+型拡散領域８の一主面側の表面を露出させる。
ト酸化膜３の全表面にCVDによりSiO2による絶縁膜９を
堆積する。そして、同図（ｅ）に示すように、RIEによ
り絶縁膜９の全面をエッチングして、多結晶Si層４及び
絶縁膜５の側面に側壁9aを残す。尚、この時、側壁9aに
て囲まれたゲート酸化膜３もエッチングされるようにす
る。そして、同図（ｆ）に示すように、絶縁膜５及び側
壁9aをマスクとして自己整合でRIEにより、その底部が
Ｐ型ウェル領域７に達するようにN+型拡散領域８を貫通
した凹部10を形成する。そして、同図（ｇ）に示すよう
に、表面の絶縁膜5,側壁9a、及びゲート酸化膜３に対し
てフッ化アンモニウムにてオーバーエッチングを行な
い、N+型拡散領域８の一主面側の表面を露出させる。
そして、同図（ｈ）に示すように、Ｐ型ウェル領域７
及びN+型拡散領域８に電気接続するようにしてスパッタ
リングによりAl配線11を形成する。そして、同図（ｉ）
に示すように、そのAl配線上にプラズマCVDによるSiNの
パッシベーション膜12を形成する。そして、同図（ｊ）
に示すように、N+型Si基板１の他主面に蒸着あるいはス
パッタリングによりTi,Ni,Auの薄膜を順に形成し、ドレ
イン電極13を構成する。
及びN+型拡散領域８に電気接続するようにしてスパッタ
リングによりAl配線11を形成する。そして、同図（ｉ）
に示すように、そのAl配線上にプラズマCVDによるSiNの
パッシベーション膜12を形成する。そして、同図（ｊ）
に示すように、N+型Si基板１の他主面に蒸着あるいはス
パッタリングによりTi,Ni,Auの薄膜を順に形成し、ドレ
イン電極13を構成する。
そこで本実施例によると、第１図（ｃ）を用いて説明
したように、Ｐ型ウェル領域７内にN+型拡散領域８を形
成する工程において、N+型拡散領域８は従来のように平
面がロの字型になるように形成する必要はなく、絶縁膜
５によって囲まれた領域内の全面に形成しているので、
何らフォトエッチングによりレジストを選択的に形成す
る必要がない。さらに、第１図（ｆ）を用いて説明した
ように、凹部10を形成する工程においても、フォトエッ
チングを行なうことなく、側壁9a及び絶縁膜５をマスク
として自己整合によりRIEを行ない形成しており、この
凹部10内にAl配線11を形成する事により、Ｐ型ウェル領
域７及びN+型拡散領域８との電気接続を行っている。
したように、Ｐ型ウェル領域７内にN+型拡散領域８を形
成する工程において、N+型拡散領域８は従来のように平
面がロの字型になるように形成する必要はなく、絶縁膜
５によって囲まれた領域内の全面に形成しているので、
何らフォトエッチングによりレジストを選択的に形成す
る必要がない。さらに、第１図（ｆ）を用いて説明した
ように、凹部10を形成する工程においても、フォトエッ
チングを行なうことなく、側壁9a及び絶縁膜５をマスク
として自己整合によりRIEを行ない形成しており、この
凹部10内にAl配線11を形成する事により、Ｐ型ウェル領
域７及びN+型拡散領域８との電気接続を行っている。
その結果、本実施例においては従来の製造方法におい
て例えば現状の1:1露光装置を使用した場合に必要であ
ったフォトエッチング時に生ずる位置ずれに対する余裕
分が不必要となり、そのユニットセルサイズの微細化が
可能となる。そのことを第３図を用いて具体的な数字に
て説明する。第３図は従来と本実施例とを比較する為の
図であり、その上段にユニットセルの素子平面図、下段
にユニットセルの素子断面図を示す。図において、従来
ではユニットセルサイズの１辺が25μｍであるのでその
面積は252μm2となる。又、チャネル幅の１辺が15μｍ
であるのでユニットセルあたりのチャネル幅は15×４μ
ｍとなる。それに対して本実施例においては同様に考え
ると面積は152μm2、ユニットセルあたりのチャネル幅
は９×４μｍとなる。そこで、同一面積のチップ内にお
けるチャネル幅の比を考えると従来を100％とすると本
実施例は約167％となりチャネル幅が大幅に増大できた
事になる。そして、その結果、オン抵抗の比については
従来を100％とすると本実施例は約60％程度にできると
考えられ、約40％もの低オン抵抗比が達成できるという
効果がある。
て例えば現状の1:1露光装置を使用した場合に必要であ
ったフォトエッチング時に生ずる位置ずれに対する余裕
分が不必要となり、そのユニットセルサイズの微細化が
可能となる。そのことを第３図を用いて具体的な数字に
て説明する。第３図は従来と本実施例とを比較する為の
図であり、その上段にユニットセルの素子平面図、下段
にユニットセルの素子断面図を示す。図において、従来
ではユニットセルサイズの１辺が25μｍであるのでその
面積は252μm2となる。又、チャネル幅の１辺が15μｍ
であるのでユニットセルあたりのチャネル幅は15×４μ
ｍとなる。それに対して本実施例においては同様に考え
ると面積は152μm2、ユニットセルあたりのチャネル幅
は９×４μｍとなる。そこで、同一面積のチップ内にお
けるチャネル幅の比を考えると従来を100％とすると本
実施例は約167％となりチャネル幅が大幅に増大できた
事になる。そして、その結果、オン抵抗の比については
従来を100％とすると本実施例は約60％程度にできると
考えられ、約40％もの低オン抵抗比が達成できるという
効果がある。
次に、本発明の第２実施例を第４図に示す断面図を用
いて説明する。尚、本実施例においては上記第１実施例
における第１図（ａ）〜（ｅ），第１図（ｇ）〜（ｊ）
を用いて説明した工程は、同様の工程を採用し得るので
第１図と同一構成部分には同一部号を付してその説明は
省略する。そして、第４図（ａ）は第１図（ｆ）に対応
しており、第４図（ｂ）は第１図（ｊ）に対応する最終
的な断面図である。本実施例が第１実施例と異なる点は
第４図（ａ）に示すように、側壁9a及び絶縁膜５をマス
クとして自己整合によりＰ型不純物を高濃度にイオン注
入する事によりP+型拡散領域10aを形成していることで
あり、このP+型拡散領域10aによりAl配線11とＰ型ウェ
ル領域７との電気接続を行っている。尚、本実施例にお
いてP+型拡散領域10aを形成する工程は、ゲート酸化膜
３のエッチング前に行ってもよい。
いて説明する。尚、本実施例においては上記第１実施例
における第１図（ａ）〜（ｅ），第１図（ｇ）〜（ｊ）
を用いて説明した工程は、同様の工程を採用し得るので
第１図と同一構成部分には同一部号を付してその説明は
省略する。そして、第４図（ａ）は第１図（ｆ）に対応
しており、第４図（ｂ）は第１図（ｊ）に対応する最終
的な断面図である。本実施例が第１実施例と異なる点は
第４図（ａ）に示すように、側壁9a及び絶縁膜５をマス
クとして自己整合によりＰ型不純物を高濃度にイオン注
入する事によりP+型拡散領域10aを形成していることで
あり、このP+型拡散領域10aによりAl配線11とＰ型ウェ
ル領域７との電気接続を行っている。尚、本実施例にお
いてP+型拡散領域10aを形成する工程は、ゲート酸化膜
３のエッチング前に行ってもよい。
次に、本発明の第３実施例を第５図に示す断面図を用
いて説明する。尚、本実施例においては上記第１実施例
における第１図（ａ）〜（ｅ）を用いて説明した工程
は、同様の工程を採用し得るので第１図と同一構成部分
には同一符号を付してその説明は省略する。そして、そ
の後の工程は第５図（ａ）に示すように、N+型拡散領域
８に電気接続するようにしてスパッタリングによりAl配
線11を堆積する。そして、同図（ｂ）に示すように、通
常のシンタリングより多少条件が厳しい。例えば400〜5
00℃，フォーミングガス雰囲気中にてシンタリングを行
ないAlとSiとの化合物を形成させ、その底部がＰ型ウェ
ル領域７に達するようにしてAlシリサイド領域10bを形
成する。そして、同図（ｃ）に示すように、第１実施例
と同様にしてパッシベーション膜12,ドレイン電極13を
形成する。
いて説明する。尚、本実施例においては上記第１実施例
における第１図（ａ）〜（ｅ）を用いて説明した工程
は、同様の工程を採用し得るので第１図と同一構成部分
には同一符号を付してその説明は省略する。そして、そ
の後の工程は第５図（ａ）に示すように、N+型拡散領域
８に電気接続するようにしてスパッタリングによりAl配
線11を堆積する。そして、同図（ｂ）に示すように、通
常のシンタリングより多少条件が厳しい。例えば400〜5
00℃，フォーミングガス雰囲気中にてシンタリングを行
ないAlとSiとの化合物を形成させ、その底部がＰ型ウェ
ル領域７に達するようにしてAlシリサイド領域10bを形
成する。そして、同図（ｃ）に示すように、第１実施例
と同様にしてパッシベーション膜12,ドレイン電極13を
形成する。
そこで本実施例によると、Al配線11のシンタリング時
に、側壁9a及び絶縁膜５がマスクとして作用し、側壁9a
にて囲まれた領域内のみにAlシリサイド領域10bを選択
的に形成することができ、このAlシリサイド領域10bに
よりAl配線11とＰ型ウェル領域７及びN+型拡散領域８と
の電気接続を行なうことができ、前述の実施例と同様の
効果がある。さらに、本実施例においてはAlシリサイド
領域10bを形成するのにエッチングあるいはイオン注入
は行っておらず、シンタリングの条件を厳しくしている
だけであるので、その分、製造工程を簡略化できる。
に、側壁9a及び絶縁膜５がマスクとして作用し、側壁9a
にて囲まれた領域内のみにAlシリサイド領域10bを選択
的に形成することができ、このAlシリサイド領域10bに
よりAl配線11とＰ型ウェル領域７及びN+型拡散領域８と
の電気接続を行なうことができ、前述の実施例と同様の
効果がある。さらに、本実施例においてはAlシリサイド
領域10bを形成するのにエッチングあるいはイオン注入
は行っておらず、シンタリングの条件を厳しくしている
だけであるので、その分、製造工程を簡略化できる。
尚、上記第1,第２実施例において用いるAl配線11の材
質としてはAl中にSi等を含有するかどうかは問題ではな
いが、本実施例においては化合物を効果的に形成する為
にSi等は含有しない純粋なAlを用いた方が良い。さら
に、Al配線11の形成に先だち、Si+イオン注入を行いAl
シリサイド領域10bをAl−SiのアモルファスSiより成長
させた固層エピタキシャル領域とすることにより、通常
のAl−Siより低いオーミック抵抗で、Si中へのAl拡散を
防いだ安定なコンタクト領域とすることができる。
質としてはAl中にSi等を含有するかどうかは問題ではな
いが、本実施例においては化合物を効果的に形成する為
にSi等は含有しない純粋なAlを用いた方が良い。さら
に、Al配線11の形成に先だち、Si+イオン注入を行いAl
シリサイド領域10bをAl−SiのアモルファスSiより成長
させた固層エピタキシャル領域とすることにより、通常
のAl−Siより低いオーミック抵抗で、Si中へのAl拡散を
防いだ安定なコンタクト領域とすることができる。
次に、本発明の第４実施例を第６図に示す断面図を用
いて説明する。尚、本実施例においても上記第１実施例
における第１図（ａ）〜（ｅ）を用いて説明した工程
は、同様の工程を採用し得るので第１図と同一構成部分
には同一符号を付してその説明は省略する。そして、そ
の後の工程は第６図（ａ）に示すように、N+型拡散領域
８に電気接続するようにして蒸着あるいはスパッタリン
グにより、例えばTi,W,Mo等の金属薄膜30を堆積する。
引続き、上記第３実施例と同様にシンタリングを行な
い、側壁9aにて囲まれた領域内のみにその金属とSiとの
化合物から成る金属シリサイド領域10cを形成する。そ
して、第６図（ｂ）に示すように、H2SO4,HNO3等により
エッチングを行ない金属薄膜30を除去する。そして、第
６図（ｃ）に示すように、第１実施例と同様にして側壁
9aをエッチングした後、Al配線11,パッシベーション膜1
2,ドレイン電極13を形成する。
いて説明する。尚、本実施例においても上記第１実施例
における第１図（ａ）〜（ｅ）を用いて説明した工程
は、同様の工程を採用し得るので第１図と同一構成部分
には同一符号を付してその説明は省略する。そして、そ
の後の工程は第６図（ａ）に示すように、N+型拡散領域
８に電気接続するようにして蒸着あるいはスパッタリン
グにより、例えばTi,W,Mo等の金属薄膜30を堆積する。
引続き、上記第３実施例と同様にシンタリングを行な
い、側壁9aにて囲まれた領域内のみにその金属とSiとの
化合物から成る金属シリサイド領域10cを形成する。そ
して、第６図（ｂ）に示すように、H2SO4,HNO3等により
エッチングを行ない金属薄膜30を除去する。そして、第
６図（ｃ）に示すように、第１実施例と同様にして側壁
9aをエッチングした後、Al配線11,パッシベーション膜1
2,ドレイン電極13を形成する。
そこで本実施例においても、上記第３実施例と同様に
金属シリサイド領域10cにより、Al配線11とＰ型ウェル
領域７との電気接続を行なうことができ、前述の実施例
と同様の効果がある。尚、本実施例において金属薄膜30
の金属材料としてAlよりもSiとの反応性が小さいものを
選択することにより金属シリサイド領域10cの制御性を
高めることができる。
金属シリサイド領域10cにより、Al配線11とＰ型ウェル
領域７との電気接続を行なうことができ、前述の実施例
と同様の効果がある。尚、本実施例において金属薄膜30
の金属材料としてAlよりもSiとの反応性が小さいものを
選択することにより金属シリサイド領域10cの制御性を
高めることができる。
以上、第１乃至第４実施例を用いて本発明を説明した
が、本発明はそれらに限定される事なく、その主旨を逸
脱しない限り種々変形可能であり、例えば上記実施例で
はいずれもＮチャネル型のDMOSについて説明したが、Ｐ
チャネル型であってもよい。又、半導体基板の導電型を
反転することにより導電変調型MOSFETを構成しても同様
の効果を期待できる。さらに、上記実施例ではN+型Si基
板１とN-型エピタキシャル層との２層構造としたが、３
層以上の構造としてもよい。
が、本発明はそれらに限定される事なく、その主旨を逸
脱しない限り種々変形可能であり、例えば上記実施例で
はいずれもＮチャネル型のDMOSについて説明したが、Ｐ
チャネル型であってもよい。又、半導体基板の導電型を
反転することにより導電変調型MOSFETを構成しても同様
の効果を期待できる。さらに、上記実施例ではN+型Si基
板１とN-型エピタキシャル層との２層構造としたが、３
層以上の構造としてもよい。
以上述べた様に、本発明によると、第２の絶縁膜及び
側壁をマスクとして用いており自己整合により伝導路を
形成していることから、第２導電型領域内に第１導電型
領域を形成する工程と、それらの第２導電型領域及び第
１導電型領域と第１の電極との電気接続を行なう為の工
程において、何らフォトエッチングは行っておらず、従
来のように位置ずれの為の余裕分が不必要となり、使用
する露光装置の性能に影響されることなく、その分ユニ
ットセルサイズの微細化が可能となる。
側壁をマスクとして用いており自己整合により伝導路を
形成していることから、第２導電型領域内に第１導電型
領域を形成する工程と、それらの第２導電型領域及び第
１導電型領域と第１の電極との電気接続を行なう為の工
程において、何らフォトエッチングは行っておらず、従
来のように位置ずれの為の余裕分が不必要となり、使用
する露光装置の性能に影響されることなく、その分ユニ
ットセルサイズの微細化が可能となる。
そして、同一チップサイズ内に形成されるユニットセ
ルトランジスタの数を増加し、全体のチャネル幅を増大
できることから、低オン抵抗の半導体装置を形成できる
という優れた効果がある。
ルトランジスタの数を増加し、全体のチャネル幅を増大
できることから、低オン抵抗の半導体装置を形成できる
という優れた効果がある。
第１図（ａ）〜（ｊ）は本発明の第１実施例を工程順に
説明する為の断面図、第２図（ａ）〜（ｆ）は従来の製
造方法を工程順に説明する為の断面図、第３図は第１実
施例と従来技術とのユニットセルサイズを比較する為の
図、第４図（ａ）及び（ｂ）は本発明の第２実施例を説
明する為の断面図、第５図（ａ）〜（ｃ）は本発明の第
３実施例を説明する為の断面図、第６図（ａ）〜（ｃ）
は本発明の第４実施例を説明する為の断面図である。 １……N+型Si基板,2……N-型エピタキシャル層,3……ゲ
ート酸化膜,4……多結晶Si層,5……絶縁層,7……Ｐ型ウ
ェル領域,8……N+型拡散領域,9……絶縁膜,9a……側壁,
10……凹部,10a……P+型拡散領域,10b……Alシリサイド
領域,10c……金属シリサイド領域,11……Al配線,13……
ドレイン電極。
説明する為の断面図、第２図（ａ）〜（ｆ）は従来の製
造方法を工程順に説明する為の断面図、第３図は第１実
施例と従来技術とのユニットセルサイズを比較する為の
図、第４図（ａ）及び（ｂ）は本発明の第２実施例を説
明する為の断面図、第５図（ａ）〜（ｃ）は本発明の第
３実施例を説明する為の断面図、第６図（ａ）〜（ｃ）
は本発明の第４実施例を説明する為の断面図である。 １……N+型Si基板,2……N-型エピタキシャル層,3……ゲ
ート酸化膜,4……多結晶Si層,5……絶縁層,7……Ｐ型ウ
ェル領域,8……N+型拡散領域,9……絶縁膜,9a……側壁,
10……凹部,10a……P+型拡散領域,10b……Alシリサイド
領域,10c……金属シリサイド領域,11……Al配線,13……
ドレイン電極。
Claims (5)
- 【請求項１】半導体基板の一主面上に低不純物濃度の第
１導電型層を形成する工程と、 前記第１導電型層の一主面上に第１の絶縁膜を形成した
後、該第１の絶縁層上の所定領域にゲート電極及び第２
の絶縁層を順次形成する工程と、 前記第２の絶縁層をマスクとして前記第１導電型層内に
不純物を導入することにより、第２導電型領域、及び該
第２導電型領域より狭い幅をもった第１導電型領域を形
成する工程と、 前記ゲート電極の側面に絶縁物による側壁を形成する工
程と、 前記第２の絶縁層及び前記側壁をマスクとして用い、前
記第１導電型領域内を通り前記第２導電型領域に達する
伝導路を形成する工程と、 前記第１の絶縁層、前記側壁に対してオーバーエッチン
グを行い、少なくとも前記第１導電型領域の一主面側の
表面を露出する工程と、 前記第１導電型領域の前記オーバーエッチングする工程
により露出した表面に電気接続するとともに、前記伝導
路を介して前記第２導電型領域に電気接続する第１の電
極を形成する工程と、 前記半導体基板の他主面上に第２の電極を形成する工程
と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記伝導路は、前記第２の絶縁層及び前記
側壁をエッチングにおけるマスクとして用いて形成され
た凹部である特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項３】前記伝導路は、前記第２の絶縁層及び前記
側壁を、イオン注入におけるマスクとして用いて形成さ
れた第２導電型の拡散領域である特許請求の範囲第１項
記載の半導体装置の製造方法。 - 【請求項４】前記伝導路は、前記第２の絶縁層及び前記
側壁をマスクとして前記第１導電型領域の表面に金属を
付着させた後、加熱する事により前記第１導電型層内の
所定領域に前記金属との化合物を形成したものである特
許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項５】前記金属は、前記第１の電極と同一材料で
ある特許請求の範囲第４項記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144245A JPH0834311B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
| US07/204,375 US4879254A (en) | 1987-06-10 | 1988-06-09 | Method of manufacturing a DMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144245A JPH0834311B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308387A JPS63308387A (ja) | 1988-12-15 |
| JPH0834311B2 true JPH0834311B2 (ja) | 1996-03-29 |
Family
ID=15357615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144245A Expired - Lifetime JPH0834311B2 (ja) | 1987-06-10 | 1987-06-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4879254A (ja) |
| JP (1) | JPH0834311B2 (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262846A (en) * | 1988-11-14 | 1993-11-16 | Texas Instruments Incorporated | Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
| DE69031543T2 (de) * | 1989-02-17 | 1998-04-09 | Matsushita Electronics Corp | Verfahren zum Herstellen einer Halbleitervorrichtung |
| JPH02237135A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| IT1231300B (it) * | 1989-07-24 | 1991-11-28 | Sgs Thomson Microelectronics | Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore |
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| JPH07111966B2 (ja) * | 1989-12-22 | 1995-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US4978636A (en) * | 1989-12-26 | 1990-12-18 | Motorola Inc. | Method of making a semiconductor diode |
| DE69030433T2 (de) * | 1989-12-29 | 1997-10-09 | Sharp Kk | Herstellungsmethode für Halbleiterspeicher |
| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
| US5057446A (en) * | 1990-08-06 | 1991-10-15 | Texas Instruments Incorporated | Method of making an EEPROM with improved capacitive coupling between control gate and floating gate |
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
| JPH04280436A (ja) * | 1990-09-28 | 1992-10-06 | Motorola Inc | 相補型自己整合ｈｆｅｔの製造方法 |
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